محتويات يخفي
1 موزع FPGA النهائي XILINX 63234
2 مقدمة
3 حافز File وصف
4 المستندات / الموارد
4.1 مراجع

XILINX- شعار

موزع FPGA النهائي XILINX 63234

منتج موزع FPGA-63234-END-XILINX

ملاحظة هامة: يتم توفير ملف PDF القابل للتنزيل لسجل الإجابات لتعزيز سهولة استخدامه وسهولة قراءته. من المهم ملاحظة أن سجلات الإجابات موجودة Webمحتوى قائم على المعلومات، يُحدَّث باستمرار عند توافر معلومات جديدة. ننصحك بزيارة الدعم الفني لشركة Xilinx. Webالموقع وإعادةview (إجابة Xilinx 63234) للحصول على أحدث إصدار من هذه الإجابة.

مقدمة

نظرًا لطريقة تصميم ذواكر DDR2 وDDR3 وتصميم وحدة تحكم سلسلة MIG 7، فإن الأداء ليس سهلاً. يتطلب فهمًا لمعلمات توقيت Jedec المختلفة وبنية وحدة التحكم، وستحتاج إلى إجراء عمليات محاكاة للحصول على التقديرات. المبدأ العام لتحديد الأداء هو نفسه، ولكن هذه الوثيقة توفر طريقة سهلة لتحقيق الكفاءة باستخدام وحدة تحكم MIG.ampالتصميم بمساعدة منصة الاختبار والحافز fileمرفق هنا.

عرض النطاق الترددي الفعال
يحقق ناقل بيانات DRAM نطاق ترددي قريب من الذروة فقط أثناء فترات القراءة والكتابة، كما تعمل تكاليفه الإضافية على خفض معدل البيانات الفعال.

موزع FPGA النهائي XILINX-63234-الشكل 36

عدد قليل من السابقينampتكاليف النفقات العامة هي

  • وقت الشحن المسبق للوصول إلى الصفوف في نفس البنك (عنوان الوصول ليس في نفس نتيجة صفحة الصف)
  • كتابة وقت الاسترداد للتغيير من الكتابة إلى الوصول للقراءة
  • وقت دوران الحافلة للتغيير من الوصول للقراءة إلى الوصول للكتابة

دورات الساعة لنقل البيانات

  • الكفاءة (%) = ——————————————-

إجمالي دورات الساعة
عرض النطاق الترددي الفعال = ذروة عرض النطاق الترددي * الكفاءة

جيل تصميم MIG

  • ارجع إلى الفصل الأول من UG586 للحصول على تفاصيل خطوة بخطوة حول MIG IP وعلى سبيل المثالampجيل التصميم لو.
  • قبل تشغيل محاكاة أداء سلسلة MIG 7، قم بما يلي للتأكد من أن بيئة المحاكاة الخاصة بك جيدة.
  • افتح MIG exampقم بتصميم وتعيين المكتبات المناسبة، وقم بتشغيل المحاكاة، وتأكد من أنه يمكنك رؤية الرسالة "تم اجتياز الاختبار" في النص.
  • لتوضيح التدفق، قمت بإنشاء عنوان IP MIG لـ xc7vx690tffg1761-2 واستدعيت exampالتصميم.
  • شيئان يجب ملاحظتهما هما بتات عنوان الذاكرة واختيار تعيين عنوان الذاكرة.
  • على سبيل المثالampنعم، لقد قمت بتحديد MT41J128M8XX-125 ضمن خيارات القائمة المنسدلة لجزء الذاكرة.موزع FPGA النهائي XILINX-63234-الشكل- (1)

بالنسبة لجزء الذاكرة المحدد من الشكل-1، الصف = 14، العمود = 10 والبنك = 3، لذا app_addr_width = صف + عمود + بنك + رتبة = 28

موزع FPGA النهائي XILINX-63234-الشكل- (2)

يمكنك تحديد إما BANK_ROW_COLUMN أو ROW BANK_COLUMN.
لقد تركت عمود ROW BANK، وهو تعيين العنوان الافتراضي.

Exampمحاكاة التصميم مع منصة اختبار قابلة للتوليف

  • ضمن إعدادات المحاكاة، حدد QuestaSim/ModelSim Simulator وانتقل إلى موقع المكتبات المترجمة.
  • للحصول على تفاصيل حول الإشارة إلى مسار تثبيت أدوات الطرف الثالث، وتحديد محاكي الهدف، وتجميع المكتبات وتعيينها، يمكنك الرجوع إلى (UG900) دليل مستخدم Vivado Design Suite محاكاة المنطق.موزع FPGA النهائي XILINX-63234-الشكل- (3)

قم بمحاكاة واجهة المستخدم الرسومية (انقر فوق علامة التبويب "تشغيل المحاكاة" في مدير المشروع) وتأكد من رؤية رسالة "تم اجتياز الاختبار" في النص المكتوب.

تعديلات محاكاة الأداء RTL

  1. انقر بزر الماوس الأيمن على علامة التبويب "المصادر"، وحدد "إضافة أو إنشاء مصادر محاكاة"، وانتقل إلى ملف mig7_perfsim_traffic_generator.sv file وانقر فوق "إنهاء" لإضافته.
  2. انقر بزر الماوس الأيمن فوق علامة التبويب "المصادر"، وحدد "إضافة أو إنشاء مصادر محاكاة"، وانتقل إلى perfsim_stimulus.txt، وانقر فوق "إنهاء إضافته".
  3. قم بالتعليق على السابقampإنشاء مثيل le_top في sim_tb_top.v file.
  4. أضف خطوط RTL أدناه إلى sim_tb_top,vموزع FPGA النهائي XILINX-63234-الشكل- (4)موزع FPGA النهائي XILINX-63234-الشكل- (5)موزع FPGA النهائي XILINX-63234-الشكل- (6)موزع FPGA النهائي XILINX-63234-الشكل- (7)موزع FPGA النهائي XILINX-63234-الشكل- (8)
  5. عدّل قيم APP_ADDR_WIDTH، وAPP_DATA_WIDTH، وRANK_WIDTH، وH، وBANK_WIDTH وفقًا لاختيارك لجزء الذاكرة. يمكن الحصول على القيم من الملف _mig.v. file.
  6. يمكن أن يختلف اسم التمثيل المميز باللون الأصفر mig_7series_0_mig استنادًا إلى اسم المكون الخاص بك أثناء إنشاء IP.n، تحقق مما إذا كنت قد اخترت اسمًا مختلفًا وقم بتغييره وفقًا لذلك.موزع FPGA النهائي XILINX-63234-الشكل- (9)
  7. بمجرد إنشاء عنوان IP، افتح _mig.v file والتحقق المتبادل من أي اختلافات في أسماء إشارات LHS وتصحيحها.
  8. يجب تهيئة app_sr_req وapp_ref_req وapp_zq_req إلى 0.
  9. على سبيل المثالampتم التعليق على le_top.v وهو جديد fileإذا تمت إضافة s، فمن المحتمل أن ترى علامة "?" بجوار mig_7series_0_mig.v file تحت مصادر المحاكاة.
  10. لرسم الخريطة الصحيحة fileانقر بزر الماوس الأيمن على mig_7series_0_mig.v، وحدد "إضافة مصادر"، ثم انتقل إلى /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl وأضف mig_7series_0_mig_sim.v file.
  11. إذا رأيت "؟" للأساسية fileق، إضافة كافة RTL files في المجلدات clocking، وcontroller، وip_top، وphy، وUI.موزع FPGA النهائي XILINX-63234-الشكل- (10)
  12. بمجرد الانتهاء من تغييرات RTL وكل ما هو مطلوب fileعندما تتم إضافة s إلى مصادر المحاكاة الخاصة بك، يجب أن يكون التسلسل الهرمي مشابهًا للشكل 5.
  13. ال fileتمت إضافة العناصر المميزة باللون الأحمر حديثًا، ومن المتوقع ظهور علامة "?" على وحدات ECC ذات الصلة، حيث تم تعطيل خيار ECC في تكوين الذاكرة المحدد.

حافز File وصف

يتكون كل نمط تحفيزي من 48 بت، ويتم وصف التنسيق في الأشكال من 6-1 إلى 6-4.

موزع FPGA النهائي XILINX-63234-الشكل- (11)

ترميز العنوان (العنوان [35:0])
العنوان مُرمَّز في المُحفِّز كما هو موضح في الشكل 7-1 إلى الشكل 7-6. يجب إدخال جميع حقول العنوان بالنظام السداسي عشر.

جميع حقول العناوين بعرض قابل للقسمة على أربعة لإدخالها بالتنسيق السداسي عشري. يُرسل جهاز الاختبار البتات المطلوبة فقط من حقل العنوان إلى وحدة تحكم الذاكرة. على سبيل المثالampفي تكوين ثمانية بنوك، تُرسل بتات البنك [2:0] فقط إلى وحدة تحكم الذاكرة، ويتم تجاهل البتات المتبقية. تُوفر البتات الإضافية لحقل العنوان لإدخال العنوان بتنسيق سداسي عشري. يجب التأكد من أن القيمة المدخلة تتوافق مع عرض التكوين المحدد.

موزع FPGA النهائي XILINX-63234-الشكل- (12)

  • عنوان العمود (Column[11:0]) – يتم توفير عنوان العمود في الحافز إلى حد أقصى يبلغ 12 بت، ولكنك تحتاج إلى معالجة هذا استنادًا إلى معلمة عرض العمود المحددة في التصميم الخاص بك.
  • عنوان الصف (Row[15:0]) – يتم توفير عنوان الصف في الحافز إلى حد أقصى يبلغ 16 بتًا، ولكنك تحتاج إلى العنوان
  • يعتمد هذا على معلمة عرض الصف المحددة في التصميم الخاص بك.
  • عنوان البنك (Bank[3:0]) – يتم توفير عنوان البنك في الحافز إلى ما يصل إلى أربعة بتات كحد أقصى، ولكنك تحتاج إلى معالجة هذا استنادًا إلى معلمة عرض البنك المحددة في التصميم الخاص بك.
  • عنوان الرتبة (Rank[3:0]) – يتم توفير عنوان الرتبة في الحافز إلى حد أقصى يبلغ أربعة بتات، ولكنك تحتاج إلى معالجة هذا استنادًا إلى معلمة عرض الرتبة المحددة في التصميم الخاص بك.
  • يتم تجميع العنوان بناءً على معلمة MEM_ADDR_ORDER ذات المستوى الأعلى وإرسالها إلى واجهة المستخدم.

تكرار الأمر (تكرار الأمر [7:0])

  • عدد مرات تكرار الأمر هو عدد مرات تكرار الأمر المعني في واجهة المستخدم. يُزاد عدد مرات تكرار كل أمر بمقدار 8. الحد الأقصى لعدد التكرارات هو 128.
  • لا يتحقق مقعد الاختبار من حدود العمود، ويقوم بالالتفاف حولها إذا تم الوصول إلى الحد الأقصى للعمود أثناء الزيادات.
  • تملأ الأوامر الـ ١٢٨ الصفحة. لأي عنوان عمود غير ٠، يتقاطع عدد التكرارات ١٢٨.
  • يلتف حد العمود حول بداية عنوان العمود.

استخدام الحافلات

يتم حساب استخدام الحافلة في واجهة المستخدم، مع الأخذ في الاعتبار العدد الإجمالي للقراءات والكتابة، ويتم استخدام المعادلة التالية:

موزع FPGA النهائي XILINX-63234-الشكل- (13)

  • يأخذ BL8 أربع دورات لساعة الذاكرة
  • End_of_stimulus هو الوقت الذي يتم فيه تنفيذ جميع الأوامر.
  • calib_done هو الوقت الذي تتم فيه المعايرة.

Exampأنماط لو
هؤلاء السابقينampتعتمد الملفات على MEM_ADDR_ORDER المعين على BANK_ROW_COLUMN.

نمط قراءة واحد
00_0_2_000F_00A_1 – هذا النمط عبارة عن قراءة واحدة من العمود العاشر والصف الخامس عشر والضفة الثانية.

موزع FPGA النهائي XILINX-63234-الشكل- (14)

نمط كتابة واحد
00_0_1_0040_010_0 – هذا النمط عبارة عن كتابة واحدة في العمود 32 والصف 128 والبنك الأول.

موزع FPGA النهائي XILINX-63234-الشكل- (15)

كتابة وقراءة واحدة لنفس العنوان

  • 00_0_2_000F_00A_0 – هذا النمط عبارة عن كتابة واحدة إلى العمود العاشر والصف الخامس عشر والبنك الثاني.
  • 00_0_2_000F_00A_1 – هذا النمط عبارة عن قراءة واحدة من العمود العاشر والصف الخامس عشر والبنك الثانيموزع FPGA النهائي XILINX-63234-الشكل- (16)

عمليات الكتابة والقراءة المتعددة بنفس العنوان

  • 0A_0_0_0010_000_0 – يتوافق هذا مع 10 عمليات كتابة بعناوين تبدأ من 0 إلى 80، والتي يمكن رؤيتها في العمود.موزع FPGA النهائي XILINX-63234-الشكل- (17)
  • 0A_0_0_0010_000_1 – يتوافق هذا مع 10 قراءات تبدأ عناوينها من 0 إلى 8,0، والتي يمكن رؤيتها في العمود.موزع FPGA النهائي XILINX-63a234-الشكل- (18)

التفاف الصفحة أثناء الكتابة
0A_0_2_000F_3F8_0 – يتوافق هذا مع 10 عمليات كتابة مع التفاف عنوان العمود إلى بداية الصفحة بعد عملية كتابة واحدة.

موزع FPGA النهائي XILINX-63234-الشكل- (19)

محاكاة مولد حركة الأداء
في هذه المرحلة، تكون قد انتهيت من MIG exampمحاكاة تصميم le. هذا يعني أن إعداد المحاكاة جاهز، وأنك أجريت تعديلات RTL على محاكاة الأداء، وأن التسلسل الهرمي الجديد للمحاكاة صحيح، وأنك فهمت أنماط التحفيز. شغّل المحاكاة مرة أخرى مع 16 عملية كتابة وقراءة في ملف perfsim_stimulus.txt.

موزع FPGA النهائي XILINX-63234-الشكل- (20)

  • شغّل الكل، وانتظر حتى يتم تأكيد إشارة init_calib_complete، وستتمكن من رؤية عدد عمليات الكتابة والقراءة المقترحة. ستتوقف المحاكاة بعد ذلك.موزع FPGA النهائي XILINX-63234-الشكل- (21)
  • عندما يُطلب منك إنهاء المحاكاة، حدد "لا" وانتقل إلى نافذة النص، حيث ستتمكن من رؤية إحصائيات الأداء.موزع FPGA النهائي XILINX-63234-الشكل- (22)
  • إذا قمت بتحديد "إنهاء المحاكاة"، فسيتم كتابة إحصائيات الأداء في file تم تسمية الملف mig_band_width_output.txt الموجود في المجلد sim_1/behave.
  • Exampمسار الدليل:- /mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behavموزع FPGA النهائي XILINX-63234-الشكل- (23)

قد تتساءل لماذا النسبة المئويةtagيبلغ معدل استخدام الحافلة 29 فقط. أعد تشغيل المحاكاة باستخدام نفس إعدادات IP، ولكن مع تغيير الحافز فقط file إلى 256 كتابة و256 قراءة

  • ff_0_0_0000_000_0
  • ff_0_0_0000_000_1

سترى الآن النسبة المئويةtagكما هو الحال في 85، مما يعني أن DDR3 يوفر استخدامًا أفضل للحافلة لسلسلة طويلة من عمليات الكتابة والقراءة.

موزع FPGA النهائي XILINX-63234-الشكل- (25)

طرق عامة لتحسين الأداء
ويمكن تقسيم العوامل المؤثرة على الكفاءة إلى قسمين:

  1. خاص بالذاكرةموزع FPGA النهائي XILINX-63234-الشكل- (26)
  2. خاص بوحدة التحكم

الشكل 9 يعطيك أكثرview من المصطلحات الخاصة بالذاكرة.
على عكس وحدات SRAM وBlock Memories، فإن أداء DDR2 أو DDR3 لا يقتصر فقط على الحد الأقصى لمعدل البيانات.

يعتمد ذلك على عوامل توقيت عديدة، منها:

  • tRCD: تأخير أمر الصف (أو تأخير ras إلى cas).
  • tCAS(CL): زمن انتقال وميض عنوان العمود.
  • tRP: تأخير شحن الصف مسبقًا.
  • tRAS: وقت نشاط الصف (تنشيط للتغيير المسبق).
  • tRC: وقت دورة الصف. tRC = tRAS + tRP
  • tRAC: تأخير الوصول العشوائي. tRAC = tRCD + tCAS
  • tCWLCASas زمن انتقال الكتابة.
  • tZQ: وقت معايرة ZQ.
  • tRFC: وقت دورة تحديث الصف
  • tWTR: تأخير الكتابة للقراءة. وقت آخر عملية كتابة لأمر القراءة.
  • tWR: وقت استعادة الكتابة. آخر عملية كتابة إلى وقت الشحن المسبق.
  • يعتمد توقيت جميع المعلمات المدرجة على نوع الذاكرة المستخدمة ودرجة سرعة جزء الذاكرة.
  • يمكن العثور على مزيد من التفاصيل حول التعريفات ومواصفات التوقيت في معايير JEDEC الخاصة بـ DDR2 وDDR3 أو في أي ورقة بيانات لجهاز ذاكرة.

تعتمد الكفاءة بشكل أساسي على كيفية الوصول إلى الذاكرة. أنماط العناوين المختلفة تعطي نتائج كفاءة مختلفة.

النفقات العامة توقيت الذاكرة

  1. وقت التنشيط ووقت الشحن المسبق عند التغيير إلى بنوك/صفوف جديدة أو تغيير الصفوف داخل نفس البنك.- وبالتالي، يمكنك تقليل تغيير الصفوف، مما قد يؤدي إلى إزالة tRCD وtRP.
  2. إرسال أوامر الكتابة أو القراءة المستمرة - الحفاظ على توقيت tCCD.
  3. تقليل التبديل بين أوامر الكتابة للقراءة والقراءة للكتابة - وقت استرداد الكتابة للتغيير إلى عمليات الوصول للقراءة، ووقت دوران الحافلة للتغيير من القراءة إلى الكتابة.
  4. قم بتعيين فاصل زمني مناسب للتحديث.
    • أ. تتطلب ذاكرة DDR3 SDRAM دورات تحديث بفاصل زمني متوسط ​​يبلغ tREFI.
    • ب. يمكن إصدار 8 أوامر تحديث إضافية كحد أقصى مسبقًا ("سحبها"). هذا لا يقلل من عدد مرات التحديث، ولكن الحد الأقصى للفاصل الزمني بين أمري التحديث المحيطين يقتصر على 9 مرات.موزع FPGA النهائي XILINX-63234-الشكل- (27)
  5. استخدم كافة البنوك - من الأفضل استخدام آلية معالجة مناسبة.
    • أ. صف-بنك-عمود: في حالة حدوث معاملة عبر مساحة عناوين متسلسلة، يفتح النواة تلقائيًا الصف نفسه في البنك التالي لجهاز ذاكرة الوصول العشوائي الديناميكية (DRAM) لمواصلة المعاملة عند الوصول إلى نهاية صف موجود. هذا النظام مناسب تمامًا للتطبيقات التي تتطلب إرسال حزم بيانات كبيرة إلى مواقع عناوين متسلسلة.
    • ب. البنك - الصف - العمود: عند تجاوز حدود صف، يُغلق الصف الحالي، ويُفتح صف آخر داخل البنك نفسه. عنوان MSB هو عنوان بنك يُستخدم للتبديل بين بنوك مختلفة. وهو مناسب للمعاملات الأقصر والأكثر عشوائية بين كتلة ذاكرة واحدة لفترة زمنية، ثم الانتقال إلى كتلة أخرى (بنك).
  6. طول الانفجار
    • أ. يدعم BL 8 ذاكرة DDR3 في سلسلة 7. كفاءة BC4 منخفضة جدًا، أقل من 50%. يعود ذلك إلى أن وقت تنفيذ BC4 مماثل لـ BL8، حيث تكون البيانات مُقنّعة داخل المكون فقط.
    • ب. في الحالات التي لا ترغب فيها بكتابة دفعة كاملة، يمكن استخدام قناع البيانات أو الكتابة بعد القراءة.
  7. قم بتعيين الفاصل الزمني ZQ المناسب (DDR3 فقط)
    ترسل وحدة التحكم أوامر معايرة ZQ Short (ZQCS) وZQ Long (ZQCL).
    • أ. الالتزام بمعيار DDR3 JEDEC
    • ب. تمت مناقشة معايرة ZQ في القسم 5.5 من معيار JEDEC Spec JESD79-3 DDR3 SDRAM
    • ج. تقوم معايرة ZQ بمعايرة الإنهاء على القالب (ODT) على فترات منتظمة لمراعاة الاختلافات عبر VT
    • د. المنطق موجود في bank_common.v/vhd
    • هـ. يحدد المعامل Tzqcs المعدل الذي يتم به إرسال أمر معايرة ZQ إلى الذاكرة
    • و. يُمكن تعطيل العداد والإرسال يدويًا باستخدام app_zq_req، وهو مشابه لإرسال تحديث يدويًا. راجع (إجابة Xilinx رقم 47924) لمزيد من التفاصيل.موزع FPGA النهائي XILINX-63234-الشكل- (28)

النفقات العامة للتحكم

  1. القراءات الدورية - راجع (إجابة Xilinx رقم 43344) للحصول على التفاصيل.
    • أ. لا تغير فترة القراءة.
    • ب. تخطي عمليات القراءة الدورية أثناء عمليات الكتابة وإصدار عدد عمليات القراءة الفائتة قبل القراءة الحقيقية
  2. إعادة الترتيب - راجع (إجابة Xilinx رقم 34392) لمزيد من التفاصيل. يُفضل تفعيل هذه الميزة لتصميمات واجهة المستخدم وAXI.
    • أ. إعادة الترتيب هي عملية منطقية تتطلع إلى عدة أوامر مستقبلية، وتُغيّر ترتيب أوامر المستخدم لجعل الأوامر غير المخزنة في الذاكرة لا تشغل نطاقًا تردديًا صالحًا. ويرتبط الأداء أيضًا بنمط حركة البيانات الفعلي.
    • ب. بناءً على نمط العنوان، يساعد إعادة الترتيب على تخطي أوامر الشحن المسبق والتنشيط، ويجعل tRCD وtRP لا يشغلان نطاق البيانات.موزع FPGA النهائي XILINX-63234-الشكل- (29)
  3. حاول زيادة عدد أجهزة البنك.
    • أ. معظم منطق وحدة التحكم موجود في أجهزة البنك، وهي تتوافق مع بنوك DRAM
    • ب. تدير ماكينة بنكية معينة بنك DRAM واحدًا في أي وقت محدد.
    • ج. تخصيص ماكينة البنك هو أمر ديناميكي، وبالتالي ليس من الضروري أن يكون هناك ماكينة بنك لكل بنك فعلي.
    • د. يمكن تهيئة أجهزة البنوك، ولكن الأمر يتطلب الموازنة بين المساحة والأداء.
    • هـ. يتراوح عدد أجهزة الصراف الآلي المسموح بها بين 2 و8 أجهزة.
    • و. افتراضيًا، يتم تكوين 4 أجهزة بنكية من خلال معلمات RTL.
    • ز. لتغيير أجهزة الصراف الآلي، ضع في اعتبارك المعلمة nBANK_MACHS = 8 الموجودة في memc_ui_top

Exampجنيه لـ 8 أجهزة بنكية – nBANK_MACHS = 8
أنت الآن على دراية بالعوامل المؤثرة على الأداء. لنفترض أن لديك تطبيقًا صاعدًا يوفر لك 512 بايت بيانات لكل حزمة، وتحتاج إلى حفظها في مواقع ذاكرة مختلفة. بما أن 512 بايت بيانات تساوي 64 دفعة بيانات DDR3، فأعد تشغيل البرنامج السابق.ampالتصميم مع التحفيز file يحتوي على 512 عملية كتابة، و512 عملية قراءة، والتبديل بين الصفوف لكل 64 عملية كتابة أو قراءة:

XILINX-63234-ENXILINX-63234-END-FPGA-Distributor-fig- (29)D-FPGA-Distributor-fig- (30)

في نهاية المحاكاة، سوف تجد أن معدل استخدام الحافلات وصل إلى 77 بالمائة.

موزع FPGA النهائي XILINX-63234-الشكل- (31)
الشكل 11: إحصائيات الأداء لعدد 512 عملية كتابة و512 قراءة - تبديل الصفوف لعدد 64 عملية كتابة أو قراءة.

يمكنك الآن تطبيق المعرفة المكتسبة في القسم السابق لتحسين الكفاءة. للاستفادة من جميع البنوك بدلاً من تغيير الصف، عدّل نمط العنوان لتغيير البنك كما هو موضح أدناه. هذا يعادل ضبط ROW_BANK_Column في إعداد تعيين عنوان الذاكرة في واجهة MIG الرسومية.

موزع FPGA النهائي XILINX-63234-الشكل- (32)

في نهاية المحاكاة، سوف ترى أن نسبة استخدام الحافلة السابقة البالغة 77 بالمائة أصبحت الآن 87 بالمائة!

موزع FPGA النهائي XILINX-63234-الشكل- (33)
إذا كنت لا تزال بحاجة إلى كفاءة أعلى، فيمكنك اختيار أحجام حزم كبيرة تبلغ 1024 أو 2048 بايت، أو فكر في التحديث اليدوي.
ملحوظة: لا تشجع Xilinx على تجاوز تحديث وحدة التحكم، لأننا لسنا متأكدين من قدرتك على الالتزام بتوقيت التحديث التلقائي JEDEC، مما يؤثر على موثوقية البيانات. يمكنك تغيير NBANNBANk_MACH من وحدة التحكم لرؤية تحسن الأداء. مع ذلك، قد يؤثر هذا على توقيت التصميم. يُرجى مراجعة (إجابة Xilinx رقم 36505) لمزيد من التفاصيل حول nBANk_MACH.

موزع FPGA النهائي XILINX-63234-الشكل- (33)

افتح core_name_mig_sim.v file وقم بتغيير المعلمات nBANK_MACHS من 4 إلى 8 وأعد تشغيل المحاكاة.
لكي يتم تطبيق قيمة المعلمة في الأجهزة، تحتاج إلى تحديث core_name_mig.v fileاستخدمتُ نفس النمط حيث حصلنا على 87% من استخدام الناقل (الشكل 2). مع ضبط nBANK_MACHS على 8، أصبحت الكفاءة الآن 90%.

موزع FPGA النهائي XILINX-63234-الشكل- (35)

لاحظ أيضًا أن وحدات التحكم ½ و¼ تؤثر سلبًا على الكفاءة بسبب زمن الوصول. على سبيل المثالampبما أننا لا نستطيع إرسال الأوامر إلا كل أربع دورات CK، فقد يحدث أحيانًا حشو إضافي عند الالتزام بالحد الأدنى لمواصفات توقيت ذاكرة الوصول العشوائي الديناميكية (DRAM)، مما قد يقلل الكفاءة نظريًا. جرّب وحدات تحكم مختلفة للعثور على الوحدة التي تناسب متطلبات الكفاءة لديك. المراجع

  1. Zynq-7000 AP SoC و7 Series FPGAs MIS v2.3 [UG586]
  2. مركز حلول Xilinx MIG http://www.xilinx.com/support/answers/34243.html

سجل المراجعة
13/03/2015 – الإصدار الأولي..

المستندات / الموارد

موزع FPGA النهائي XILINX 63234 [بي دي اف] دليل المستخدم
موزع FPGA END 63234، موزع FPGA END 63234، موزع FPGA

مراجع

اترك تعليقا

لن يتم نشر عنوان بريدك الإلكتروني. تم وضع علامة على الحقول المطلوبة *