MICROCHIP RTG4 الجيل الرابع المقاوم للإشعاع

مقدمة

يصف ملاحظة التطبيق هذه مصادر ساعة Vectron المختلفة ودوائر الواجهة التي يمكن استخدامها لتشغيل مدخلات ساعة المرجع (REFCLK) لكتل ​​SerDes في FPGA المقاومة للإشعاع RTG4.

يمكن لـ FPGA (مجموعة البوابات القابلة للبرمجة ميدانيًا) من Microchip RTG4 (الجيل الرابع المقاوم للإشعاع) استقبال إشارات الساعة في نوعين من مدخلات الساعة:

1. Clock signals into the RTG4 general purpose and dedicated clock input pins, for use as a clock to the logic in the Digital Fabric.
2. Clock signals into the SerDes Blocks Reference Clock input pins, which input a reference clock for use by the dedicated high-speed SerDes Blocks on chip.

Of the two types of clock inputs, RTG4 REFCLK Inputs will be examined for this Application Note. The RTG4 REFCLK Inputs can be programmed by a FPGA designer to one of the various receiver types (differential or single-ended signal), and each has logic level requirements that will need direct interface or translation interface circuit connections to work properly when used with a standard clock driver (See Table 4). Information for providing clock input to the RTG4 Digital Fabric (type ‘1’ above) is not presented here, but it can be connected with a standard driver clock the same as providing clock input to the RTG4 REFCLK receivers.

بالإضافة إلى سرد هذه الأجهزة ومناقشتها، تلخص ملاحظة التطبيق هذه أيضًا مستويات منطق مواصفات مدخلات RTG4 REFCLK المطلوبة لبرامج تشغيل مصدر الساعة مع مستويات منطق الإخراج المقدمة في الجدول 4. كما تعرض ملاحظة التطبيق أيضًا الإعدادات والقياسات مع بعض الأشكال الموجية النموذجية التي تم اختبارها في RTG4 DevKit، لتوفير الثقة في أن الحلول تعمل في الأجهزة.

ساعات لتشغيل مدخلات RTG4 FPGA REFCLK

تُفصّل مذكرة التطبيق هذه استخدام سلسلة مُذبذبات متعددة، والدوائر الكهربائية المطلوبة، والإعدادات المُقابلة لجهاز RTG4 REFCLK. يُوفر الجدول 1 مرجعًا سريعًا للعملاء لأرقام قطع المُذبذبات التي يُمكن طلبها عند الترددات الشائعة. المُذبذبات المُدرجة هي مُخرج CMOS أحادي الطرف بجهد 2.5 فولت أو 3.3 فولت، أو مُخرج LVDS مُكمّل بجهد 3.3 فولت، وجرعة تأين إجمالية دنيا (TID) قدرها 100 كراد، ويمكن توصيلها مُباشرةً بجهاز RTG4 باستخدام إعدادات LVCMOS25 أو LVCMOS33 أو LVDS25_ODT. وقد تم إدراج أقل الخيارات تكلفةً التي تُلبي الامتثال الكامل لمستويات فحص جهاز RTG4. تُقدّم المعلومات الواردة بعد الجدول 1 في حال الحاجة إلى تكوينات أخرى، أو مستويات إشعاع (حتى 300 كراد)، أو أغطية مُذبذب. كما تُقدّم المعلومات الواردة بعد الجدول 1 لأغراض الامتثال.

الجدول 1: RECOMMENDED VECTRON HIGH RELIABILITY OSCILLATOR MODELS AT THREE PRIMARY REFERENCE CLOCK FREQUENCIES.

مستوى فحص FPGA	تردد الساعة الرئيسية	منطق الإخراج	رقم طراز المذبذب	مذبذب Vectron عالي الموثوقية المرجعي القياسي
ES، MS، بروتو	100 ميجا هرتز	سيموس	1157D100M0000BX	نظام التشغيل 68338
B			1157B100M0000BE
قيمة EV، قيمة V			1157R100M0000BS
ES، MS، بروتو	100 ميجا هرتز	LVDS	1203D100M0000BX	DOC203679
B			1203B100M0000BE
قيمة EV، قيمة V			1203R100M0000BS
ES، MS، بروتو	125 ميجا هرتز	سيموس	1403D125M0000BX	DOC204900
			1403D125M0000CX
B	125 ميجا هرتز	سيموس	1403B125M0000BE	DOC204900
			1403B125M0000CE
EV	125 ميجا هرتز	سيموس	1403R125M0000BS	DOC204900
			1403R125M0000CS
ES، MS، بروتو	125 ميجا هرتز	LVDS	1203D125M0000BX	DOC203679
B			1203B125M0000BE
قيمة EV، قيمة V			1203R125M0000BS
ES، MS، بروتو	156.25 ميجا هرتز	LVDS	1203D156M2500BX	DOC203679
B			1203B156M2500BE
قيمة EV، قيمة V			1203R156M2500BS

إذا كان البرنامج يتطلب ترددًا بديلًا أو إخراجًا منطقيًا أو حجم إمدادtagبالنسبة لمستوى TID أو حاوية المذبذب، يوصى باستخدام كل معايير المذبذب عالي الموثوقية التالية من Vectron كـ REFCLK.

• LVDS (See Setup Figure 2 and Figure 4):
  • DOC203679, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, LVDS Output
  • DOC206903, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, 300 krad Tolerant, LVDS Output
• LVPECL (See Setup Figure 7, Figure 9, and Figure 11):
  • DOC203810, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, LVPECL Output
• CMOS (See Figure 13):
  • نظام التشغيل 68338, Oscillator Specification, Hybrid Clock, Hi-Rel Standard, CMOS Output (3.3V supply, 100 krad)
  • DOC206379, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, 300 krad Tolerant CMOS (3.3V supply, 300 krad)
  • DOC204900, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, High Frequency CMOS (2.5V/3.3V supply, 100 krad)

مدخلات RTG4 FPGA REFCLK

يمكن تكوين مدخلات RTG4 REFCLK، بواسطة مصمم FPGA، لأي من معايير الإدخال والإخراج المدرجة أدناه (مرجع: الجدول 5 من دليل المستخدم UG0567، واجهات RTG4 FPGA التسلسلية عالية السرعة).

الجدول 2: INPUT CONFIGURATION OPTIONS

مصدر SERDES_VDDI	3.3 فولت	2.5 فولت	1.8 فولت
المعايير المدعومة	LVTTL/LVCMOS33	LVCMOS25	LVCMOS18
	LVDS33	LVDS25 (ملاحظة 1)	SSTL18-الفئة 1
	LVPECL	آر إس إس إس	SSTL18-الفئة 2
	آر إس إس إس	ميني-LVDS	HSLT18-الفئة 1
	ميني-LVDS	SSTL25-الفئة 1	—
	—	SSTL25-الفئة 2	—

ملحوظة

1. بالنسبة إلى LVDS33 وLVDS25، يجب على المصممين الرجوع إلى دليل مستخدم RGT4 I/O وورقة بيانات DS0131 RTG4 FPGA للحصول على الإنهاء الصحيح وتوصيات الوضع المشترك لتحقيق أداء اهتزازي مثالي.
2. مدخلات HCSL مدعومة مباشرةً بمدخلات LVDS I/O STD من Libero. لا يتوفر معيار HCSL I/O STD محدد في Libero، والتصميمات التي تتطلب HCSL مدعومة باستخدام معيار LVDS25 I/O.

برمجة معيار الإدخال/الإخراج ستُحدد أيضًا نوع مدخلات REFCLK المُقابلة. تُعرض مدخلات REFCLK الشائعة التالية في هذه المذكرة التطبيقية مع التوصيات:

• LVDS25_ODT: ODT improves the signaling environment by reducing the electrical discontinuities introduced with off-die termination; thus, it enables reliable operation at higher signaling rates (Microchip_RTG4_FPGA_IO_user_Guide_UG0741_V4). This also provides the common-mode noise rejection on the transmission lines all the way to the receiver with the built-in ODT to reduce noise emission and noise interferences. An LVDS or LVPECL clock (interface circuit needed) can be used to drive the LVDS25_ODT.
• LVDS25: It is recommended to use LVDS25_ODT for best waveform and jitter performance. When LVDS25 is used an external differential termination is required. An external differential termination resistor of 200Ω (typical) may be implemented to improve the VID minimum requirement margin when using with a standard LVDS driver.
  The 200Ω load must be placed as close as possible to the RTG4 receiver input pins for better waveform and jitter performance.
• LVDS33: This is not recommended for use due to the minimum VID requirement of 0.50V, which is higher than a standard LVDS output differential voltage من 0.34 فولت وهو أيضًا أعلى من الحد الأدنى لفرق حجم خرج LVPECLtagهـ من 0.470 فولت وفقًا للجدول 4.
• LVPECL33: This is not recommended for use due to the VICM requirement of 1.8V maximum, which is lower than the standard LVPECL output common mode voltag2.0 فولت، وبسبب متطلبات VID التي تبلغ 0.600 فولت كحد أدنى، وهي أعلى من الحد الأدنى لفرق حجم خرج LVPECLtagهـ من 0.470 فولت وفقًا للجدول 4.
• LVCMOS33/LVCMOS25: This is recommended for use. These are single-ended REFCLK Inputs, requiring no interface translating circuit for simple direct connections to reduce component count. OS-68338 3.3V clock up to 100 MHz can be used for driving LVCMOS33. The 300 krad DOC206379 3.3V clock up to 80 MHz can be used for driving LVCMOS33. For faster speed, the high frequency 2.5V/3.3V CMOS clock of DOC204900 up to 125 MHz can be used for driving LVCMOS25 (used with 2.5V clock) or LVCMOS33 (used with 3.3V clock). The max operating frequency of the high frequency CMOS DOC204900 is 160 MHz, but the application is limited to 125 MHz due to the high input capacitance 20 pF max of the RTG4 receiver. This application limit is based on the output sink/ source current capability of the oscillator clocks and the capacitive load (20 pF in this case), using the power dissipation formula.

يتم حساب استهلاك الطاقة بالحمل السعوي من خلال المعادلة التالية.

المعادلة 1:

أين:
C = The load capacitance.
f = The signal frequency.
IC = The dynamic consumption current.

P=C x V CC₂ x f=V CC x I C
I C =C x V CC x f

على سبيل المثالampعند 125 ميجا هرتز وإمدادات 3.0 فولت، يتم حساب تيار الاستهلاك على النحو التالي 20 بيكو فاراد × 3.0 فولت × 125 ميجا هرتز = 7.5 مللي أمبير، كما هو متوقع أن يكون أقل من تيار المصدر/المصرف الموصى به وهو 12 مللي أمبير (المرجع: TI 54AC00-SP، المخزن المؤقت للإخراج المستخدم في المذبذب DOC204900).

حجم مدخلات RTG4 REFCLKTAGالمواصفات وبيانات مخرجات برنامج التشغيل

المجلد المدخلاتtagيتم إدراج متطلبات مدخلات RTG4 REFCLK في الجدول 3 لتوفير حدود المواصفات لبيانات خرج السائق المقدمة في الجدول 4.

الجدول 3: RTG4 SERDES REFCLK INPUT VOLTAGالمواصفات (ملاحظة 1)

ريفكلك مدخل	حجم العرضtagه (VDDI)	VID (ملاحظة 2)			Vاي سي ام (ملاحظة 2)
		الحد الأدنى	نوع	الأعلى.	الحد الأدنى	نوع	الأعلى.
LVDS25_ODT	2.5 فولت ±5%	0.20 فولت	0.35 فولت	2.40 فولت	0.05 فولت	1.25 فولت	1.50 فولت
LVDS25	2.5 فولت ±5%	0.20 فولت	0.35 فولت	2.40 فولت	0.05 فولت	1.25 فولت	2.20 فولت
LVDS33 (ملاحظة 3)	3.3 فولت ±5%	0.50 فولت	—	2.40 فولت	0.60 فولت	1.25 فولت	1.80 فولت
LVPECL33 (ملاحظة 3)	3.3 فولت ±5%	0.60 فولت	—	2.40 فولت	0.60 فولت	—	1.80 فولت
—		VIL			VIH
LVCMOS25	2.5 فولت ±5%	–0.30 فولت	—	0.70 فولت	1.7 فولت	—	2.625 فولت
LVCMOS33	3.3 فولت ±5%	–0.30 فولت	—	0.80 فولت	2.0 فولت	—	3.450 فولت

ملحوظة

1. See Microchip RTG4_FPGA data sheet for more details on SerDes REFCLK Input Voltagالمواصفات.
2. Figure 1 depicts the VID and VICM for the differential inputs. Note that VID is half of VDiff, and is equivalent to a single-ended signal referenced from one input to ground.
3. Do not use LVDS33 and LVPECL33 as explained in the RTG4 FPGA REFCLK INPUTS section for LVDS33 and LVPECL33. These specification limits compared with the output data ranges in Table 4 are used to support this conclusion.
   

الشكل 1: VID و VICM للمدخلات التفاضلية.

بالإضافة إلى ذلك، يجب أن يستوفي كل من VICM وVID شروط الصيغ أدناه:

المعادلة 2:

VICM + (V ID/2)< VDDI + 0.4V
و
VICM- (VID/2)>–0.3V

الجدول 4: CLOCK DRIVER INTERFACE CONFIGURATION AND OUTPUT DATA (Note 1)

شكل الإعداد	تكوين واجهة	VID (ملاحظة 2)			Vاي سي ام (ملاحظة 2)
		الحد الأدنى	نوع	الأعلى.	الحد الأدنى	نوع	الأعلى.
الشكل 2 (ملاحظة 3)	LVDS to LVDS25_ODT Direct Interface	0.250 فولت	0.340 فولت	0.450 فولت	1.125 فولت	1.250 فولت	1.450 فولت
الشكل 4 (ملاحظة 4)	LVDS to LVDS25 200Ω Termination	0.520 فولت	0.610 فولت	0.720 فولت	1.125 فولت	1.350 فولت	1.500 فولت
الشكل 7 (ملاحظة 5)	LVPECL to LVDS25_ODT VICM 3.3V-Bias	0.470 فولت	0.800 فولت	0.950 فولت	ملاحظة 5	1.240 فولت	ملاحظة 5
الشكل 9 (ملاحظة 6)	LVPECL to LVDS25_ODT VICM Self-Bias	0.470 فولت	0.800 فولت	0.950 فولت	1.030 فولت	1.233 فولت	1.437 فولت
الشكل 11 (ملاحظة 7)	LVPECL to LVDS25_ODT VICM Self-Bias2	0.289 فولت	0.493 فولت	0.586 فولت	1.030 فولت	1.233 فولت	1.437 فولت
—		VIL			VIH
الشكل 13 (ملاحظة 8)	CMOS إلى LVCMOS33	0.297 فولت	0.330 فولت	0.363 فولت	2.673 فولت	2.970 فولت	3.267 فولت
(ملاحظة 8)	CMOS إلى LVCMOS25	0.237 فولت	0.250 فولت	0.263 فولت	2.138 فولت	2.250 فولت	2.363 فولت

ملحوظة

1. Output Data is recorded as VID and VICM to be consistent with the RTG4 REFCLK Inputs Voltagمراجع إلكترونية. راجع أشكال الإعداد وأشكال الموجات الناتجة لمزيد من التفاصيل حول استخدام مصدر الساعة ودوائر الواجهة. راجع أيضًا قسم قياسات الاهتزاز لمزيد من المعلومات.
2. VID and VICM are referenced to Ground. VID is a single-ended signal measured at the input of the RTG4 receiver to correspond with the specification VID of the RTG4 REFCLK Inputs (see Note 2 of Table 3). All the logic levels also meet the conditions of the formulas required for the RTG4 REFCLK Inputs: VICM + (VID/2) < VDDI + 0.4V and VICM – (VID/2) > –0.3V.
3. Setup Figure 2: The VID and VICM limits are defined by the output voltagمستويات e من الجدول 2 من Vectron
   DOC203679 for standard LVDS.
4. Setup Figure 4: The typical values of VID and VICM are determined by measurements.
5. Setup Figure 7: The VID range is determined using the output voltagمستويات e من الجدول 2 من Vectron DOC203810، "حجم الإخراجtage: VOH = VCC – 1.085 to VCC – 0.880, VOL = VCC – 1.830 to VCC – 1.555”.
   The biasing network resistors (R3 to R6) and its supply voltagسيتم تحديد نطاق VICM لهذا المخطط.
6. Setup Figure 9: The VID range is determined using the output voltagمستويات e من الجدول 2 من Vectron DOC203810، "حجم الإخراجtage: VOH = VCC – 1.085 to VCC – 0.880, VOL = VCC – 1.830 to VCC – 1.555”.
   The LVPECL output common mode voltage is calculated as VCC – 1.3V. With a VCC of 3.3V ±10%, the VICM ranges from 1.030V to 1.437V for this interface scheme with the resistor nominal values.
7. Setup Figure 11: The VID range is determined using the output voltagمستويات e من الجدول 2 من Vectron
   DOC203810، "حجم الإخراجtage: VOH = VCC – 1.085 to VCC – 0.880, VOL = VCC – 1.830 to VCC – 1.555”, and through the voltage divider, the 51Ω and 82Ω resistor network. The LVPECL output common mode voltage is calculated as VCC – 1.3V. With a VCC of 3.3V ±10%, the VICM ranges from 1.030V to 1.437V for this interface scheme with the resistor nominal values.
8. Setup Figure 13: The VIL and VIH range is determined by the standard CMOS logic levels as VIL = VCC x 0.1 and VIH = VCC x 0.9, where VCC is the supply voltagهـ 3.3 فولت ± 10% أو 2.5 فولت ± 5%.

مقارنة بين مستويات فحص RTG4 وفحوصات المذبذب والأنساب

نظرًا لاختلاف المتطلبات المدرجة في المعيار MIL-PRF-38535 (للإلكترونيات المُقوّاة بالإشعاع) والمعيار MIL-PRF55310 (للمذبذبات البلورية)، لا تتوفر تطابقات دقيقة في مستويات الفحص وسلالات المكونات. يلخص الجدول 5 مستويات الفحص لجهاز RTG4، ومستويات الفحص وسلالات المكونات المُوصى بها لمذبذبات Vectron. نشجع العملاء على إعادة...view المواصفات المعمول بها لتطبيقات المهمة للمهمة لضمان الامتثال الكامل.

الجدول 5: RTG4 SCREENING LEVELS VS. OSCILLATOR SCREENING AND PEDIGREES

رتج4 الفحص مستوى	فحص المذبذب	Oscillator Component Pedigree	وصف
ES، MS، بروتو	X	D	Engineering Model Hardware using high reliability design with com- metrical grade components and non-swept quartz.
B	E	B	أجهزة ذات درجة عسكرية تستخدم تصميمًا عالي الموثوقية مع مكونات ذات درجة عسكرية وكوارتز مكنوس.
قيمة EV، قيمة V	S	R	أجهزة من الدرجة الفضائية مع قالب 100 كراد ومكونات من الدرجة الفضائية وكوارتز مكنوس.

GENERAL RECOMMENDATIONS AND SUMMARY

1. When an external resistor like the 200Ω termination for differential driving is used, it must be placed as close as possible to the differential receiver input pins. Otherwise, waveform and jitter will greatly degrade.
2. RTG4 differential receiver must be terminated at the inputs either with an external resistor (100Ω or 200Ω) or with ODT (RTG4 On-Die Termination) for all clock driver types for best waveform and jitter performance.
3. The clock oscillator driver should be placed as close as possible to the input pins of the RTG4 receiver to help reduce interferences and minimize reflection on the transmission line due to possible impedance mismatching.
4. It is recommended to use the drivers and interface circuits listed in Table 4. Do not use the RTG4 REFCLK Inputs LVDS33 and LVPECL33.

الجدول 6: RTG4 REFCLK INPUTS AND CLOCK DRIVER MATRIX

نوع الإشارة	رتج4	برنامج تشغيل ساعة فيكترون
	إدخال REFCLK	نوع الساعة	رسم المواصفات	Radiation Tolerance	حجم العرضtage	الأعلى. تكرار	دائرة الإنهاء
التفاضلي	LVDS25_ODT	LVDS	DOC203679	100 كراد	3.3 فولت	200 ميجا هرتز	واجهة مباشرة الشكل 2
			DOC206903	300 كراد	3.3 فولت	200 ميجا هرتز
	LVDS25_ODT	LVPECL	DOC203810	50 كراد (ELDRS)	3.3 فولت	700 ميجا هرتز	الشكل 7, الشكل 9, الشكل 11
	LVDS25	LVDS	DOC203679	100 كراد	3.3 فولت	200 ميجا هرتز	200Ω، الشكل 4
			DOC206903	300 كراد	3.3 فولت	200 ميجا هرتز
	LVDS33	لا تستخدم
	LVPECL33	لا تستخدم
ذات طرف واحد	LVCMOS33	سيموس	نظام التشغيل 68338	100 كراد	3.3 فولت	100 ميجا هرتز	واجهة مباشرة الشكل 13
			DOC204900	100 كراد	3.3 فولت	125 ميجا هرتز
			DOC206379	300 كراد	3.3 فولت	80 ميجا هرتز
	LVCMOS25	سيموس	DOC204900	100 كراد	2.5 فولت	125 ميجا هرتز	واجهة مباشرة الشكل 13

For differential signal application, the only choice for RTG4 to set to is LVDS25_ODT (used with LVDS or LVPECL clock driver) or LVDS25 (used with LVDS clock driver and external 200Ω termination). The CMOS single-ended signal solution offers the best Total Jitter and Deterministic Jitter performance (See Jitter Measurements Table 7, Table 8, and Table 9), simple direct interface and options to use either the 2.5V or 3.3V supply, but speed is limited to 100 MHz (OS-68338), 80 MHz (DOC206379) and 125 MHz (DOC204900) for the three Vectron CMOS clocks.

واجهة الدائرة والبيانات

الشكل 2: LVDS إلى RTG4 LVDS25_ODT، واجهة مباشرة.

الشكل 3: Measured Waveforms, LVDS to LVDS25_ODT, Direct Interface (Waveforms Measured on RTG4 DevKit).

ملحوظة

1. A LeCroy active probe ZS1500 1.5 GHz was used for the measurements. VID1 and VID2 were measured with reference to Ground at room temperature.
2. See Figure 2 for the setup diagram. The oscillator clock driver (1204R156M25000BF used) was mounted on the RTG4 DevKit in place of the REFCLK 125 MHz (disabled and isolated) and the whole board was tested over temperature from –40°C to +85°C with Microchip EPCS Demo GUI software used to check for the error-free transmission loop.

الشكل 4: LVDS to RTG4 LVDS25 External 200Ω Termination.

الشكل 5: Setup Diagram for LVDS 200Ω Termination.

ملحوظة

1. This test setup was used to measure the waveforms for the diagram Figure 4 to present here in place of the waveforms measured on the RTG4 DevKit. The waveforms measured on the DevKit using the setup of Figure 4 were not so representative because the 200Ω load resistor used with the RTG4 LVDS25 couldn’t be placed as close to the receiver inputs as recommended to obtain good waveforms.
2. The load was placed at the input of the oscilloscope for better waveform measurements. Only half of the signal was measured using this setup. The 50Ω series resistors connected via the oscilloscope ground form a load of 200Ω between two outputs of the LVDS oscillator. The clock source used was 1204R156M25000BF.

الشكل 6: Measured Waveforms, LVDS to LVDS25, External 200Ω Termination (Waveforms Measured with Bench Fixture and 50Ω Coax Cables).

ملحوظة

1. The actual signal is two times the measured value, as explained in Figure 5. Waveform was measured at room temperature.

الشكل 7: LVPECL إلى LVDS25_ODT، VICM 3.3V-Bias.

ملحوظة

1. Use 1 kΩ for R4 and R6 if a supply voltage of 2.5V is used for the biasing network.
2. C1 and C2 of 0.1 µF not only serve as a DC block, but also provide a full LVPECL differential signal swing to drive the receiver with little attenuation. The AC-coupling capacitors should have low ESR and low inductance at targeted clock frequency.

الشكل 8: Measured Waveforms, LVPECL to LVDS25_ODT, VICM 3.3V-Bias (Waveforms Measured on RTG4 DevKit).

ملحوظة

1. A LeCroy active probe ZS1500 1.5 GHz was used for the measurements. VID1 and VID2 were measured with reference to Ground at room temperature.
2. See Figure 7 for the setup diagram. The oscillator clock driver (1304R156M25000BF used) was mounted on the RTG4 DevKit in place of the REFCLK 125 MHz (disabled and isolated) for testing.

الشكل 9: LVPECL to LVDS25_ODT, V اي سي ام Self-Bias.

ملحوظة

1. This VICM Self-Bias Termination is an alternative to that of Figure 7. This scheme requires no external supply voltage for the biasing and saves two resistors over that of Figure 7.
2. C1 and C2 of 0.1 µF provide a full LVPECL differential signal swing to drive the receiver with little attenuation. The AC-coupling capacitors should have low ESR and low inductance at targeted clock frequency.

الشكل 10: Measured Waveforms, LVPECL to LVDS25_ODT, VICM Self-Bias (Waveforms Measured on RTG4 DevKit).

ملحوظة

1. A LeCroy active probe ZS1500 1.5 GHz was used for the measurements. VID1 and VID2 were measured with reference to Ground at room temperature.
2. See Figure 9 for the setup diagram. The oscillator clock driver (1304R156M25000BF used) was mounted on the RTG4 DevKit in place of the REFCLK 125 MHz (disabled and isolated) for testing.

الشكل 11: LVPECL إلى LVDS_ODT، VICM Self-Bias2.

ملحوظة

1. This VICM Self-Bias termination is similar to the setup of Figure 9 without the coupling capacitors C1 and C2. The driver output signal is divided down by the resistor network but is still large enough to drive the RTG4 LVDS25_ODT. The rad-hard oscillator 1304R156M25000BF can be used for the clock source.

الشكل 12: Simulated Waveforms, LVPECL to LVDS25_ODT, VICM Self-Bias2 (Keysight ADS 2017 software used).

IGURE 13: CMOS إلى RTG4 LVCMOS33.

ملحوظة

1. A Vectron OS-68338 1103R100M00000BF 3.3V CMOS clock was used in the setup to drive the RTG4 LVCMOS33 and the waveform at Q was measured and presented in Figure 14.

الشكل 14: أشكال الموجة المقاسة، ساعة CMOS (OS-68338 100 ميجا هرتز) إلى LVCMOS33.

ملحوظة

1. A LeCroy active probe ZS1500 1.5 GHz was used for the measurement. The waveform was measured at the output of the clock driver at room temperature.
2. See Figure 13 for the setup diagram. The oscillator clock driver (1103R100M00000BF used) was mounted on the RTG4 DevKit in place of the REFCLK 125 MHz (disabled and isolated) for testing.

قياسات الاهتزاز

داخل كل جهاز إرسال من SerDes، تؤثر القاعدة الزمنية التي توفرها ساعة المرجع لـ TXPLL بشكل مباشر على جودة بيانات خرج SerDes التسلسلية. ستظهر أيضًا تغيرات التذبذب والطور الموجودة في ساعة المرجع التي تستقبلها TXPLL على تدفق البيانات التسلسلية عالي السرعة الذي تنتجه. تمثل البيانات التالية محتوى التذبذب للبيانات التسلسلية عالي السرعة من SerDes باستخدام مخططات ساعة المرجع المختلفة. توضح البيانات أدناه جودة تدفق بيانات PRBS7 بسرعة 3.125 جيجابت في الثانية، والذي تم إرساله باستخدام حلول ساعة المرجع المذكورة.

الشكل 15: بيانات التذبذب، LVDS إلى LVDS25_ODT، واجهة مباشرة (شكل الإعداد 2).

الشكل 16: مخطط العين، LVDS إلى LVDS25_ODT، الواجهة المباشرة (شكل الإعداد 2).

الشكل 17: Jitter Data, LVDS to LVDS25 200Ω External Termination (Setup Figure 4).

الشكل 18: Eye Diagram, LVDS to LVDS25 200Ω External Termination (Setup Figure 4).

الشكل 19: بيانات التذبذب، LVPECL إلى LVDS25_ODT (شكل الإعداد 9).

الشكل 20: مخطط العين، LVPECL إلى LVDS25_ODT (شكل الإعداد 9).

تقدم الجداول التالية الدراسة التي أجراها فريق توصيف Microsemi، والتي تقارن اهتزازات إرسال SerDes بأنواع مختلفة من RefClk.

الجدول 7: JITTER DATA, RTG4 SERDES OUTPUT AT 3.125 GBPS FOR ALL REFCLK STANDARDS.

رقم الجهاز	درجة حرارة.	المجلدtagهـ الشرط	المعلمة	LVDS 2.5V	LVCMOS 2.5V	LVCMOS 3.3V	SSTL 1.8V	SSTL 2.5V	HSTL 1.8 فولت
902	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	318	309	306	481	371	445
			التذبذب الحتمي (mUI)	257	266	265	438	328	403
	25 درجة مئوية	نوع	Total Jitter (mUI)	343	289	287	355	406	358
			التذبذب الحتمي (mUI)	291	246	247	315	366	318
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	257	263	273	340	458	316
			التذبذب الحتمي (mUI)	221	222	232	304	414	275
905	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	309	304	301	429	362	453
			التذبذب الحتمي (mUI)	250	263	259	386	317	409
	25 درجة مئوية	نوع	Total Jitter (mUI)	325	287	286	371	458	364
			التذبذب الحتمي (mUI)	275	251	246	334	422	326
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	336	265	277	307	423	320
			التذبذب الحتمي (mUI)	297	226	237	270	381	278
911	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	350	320	294	402	435	435
			التذبذب الحتمي (mUI)	286	276	250	357	391	390
	25 درجة مئوية	نوع	Total Jitter (mUI)	332	303	301	427	451	333
			التذبذب الحتمي (mUI)	273	257	253	384	407	291
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	320	277	264	312	385	331
			التذبذب الحتمي (mUI)	278	239	223	271	342	293

الجدول 8: JITTER DATA, RTG4 SERDES OUTPUT AT 2.5 GBPS FOR ALL REFCLK STANDARDS.

رقم الجهاز	درجة حرارة.	المجلدtagهـ الشرط	المعلمة	LVDS 2.5V	LVCMOS 2.5V	LVCMOS 3.3V	SSTL 1.8V	SSTL 2.5V	HSTL 1.8 فولت
902	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	202	164	168	188	188	224
			التذبذب الحتمي (mUI)	164	135	129	157	159	216
	25 درجة مئوية	نوع	Total Jitter (mUI)	200	143	146	181	214	241
			التذبذب الحتمي (mUI)	170	117	120	151	185	213
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	169	161	148	186	186	231
			التذبذب الحتمي (mUI)	136	135	122	159	159	168
905	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	174	165	167	187	194	217
			التذبذب الحتمي (mUI)	146	131	136	153	166	190
	25 درجة مئوية	نوع	Total Jitter (mUI)	189	144	147	173	190	242
			التذبذب الحتمي (mUI)	163	118	118	147	161	196
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	157	152	146	190	187	229
			التذبذب الحتمي (mUI)	130	127	120	161	158	156
911	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	193	185	184	200	223	252
			التذبذب الحتمي (mUI)	166	151	147	169	177	190
	25 درجة مئوية	نوع	Total Jitter (mUI)	182	163	175	197	196	215
			التذبذب الحتمي (mUI)	151	131	143	164	163	159
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	159	145	150	208	199	182
			التذبذب الحتمي (mUI)	134	119	118	166	169	155

الجدول 9: JITTER DATA, RTG4 SERDES OUTPUT AT 1.25 GBPS FOR ALL REFCLK STANDARDS.

رقم الجهاز	درجة حرارة.	المجلدtagهـ الشرط	المعلمة	LVDS 2.5V	LVCMOS 2.5V	LVCMOS 3.3V	SSTL 1.8V	SSTL 2.5V	HSTL 1.8 فولت
902	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	92	106	99	134	95	114
			التذبذب الحتمي (mUI)	73	85	80	114	66	91
	25 درجة مئوية	نوع	Total Jitter (mUI)	100	99	99	88	99	108
			التذبذب الحتمي (mUI)	16	77	76	68	76	79
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	97	93	94	114	91	106
			التذبذب الحتمي (mUI)	78	73	72	90	65	84
905	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	100	100	106	97	122	130
			التذبذب الحتمي (mUI)	76	74	87	69	90	101
	25 درجة مئوية	نوع	Total Jitter (mUI)	90	97	104	103	103	99
			التذبذب الحتمي (mUI)	66	70	83	79	80	77
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	98	87	91	115	98	100
			التذبذب الحتمي (mUI)	79	67	70	93	71	74
911	125 درجة مئوية	الحد الأدنى	Total Jitter (mUI)	82	108	117	137	730	155
			التذبذب الحتمي (mUI)	65	79	97	105	101	107
	25 درجة مئوية	نوع	Total Jitter (mUI)	115	115	776	108	110	146
			التذبذب الحتمي (mUI)	90	83	85	72	82	116
	–55 درجة مئوية	الأعلى.	Total Jitter (mUI)	99	96	104	111	117	91
			التذبذب الحتمي (mUI)	75	78	81	78	90	62

أدوات الأجهزة والبرمجيات المستخدمة

The RTG4 Development Kit was used for testing the reference clocks and for waveform measurements. The RTG4 Development Kits on-board REFCLK CCLD-033-50-125.000 oscillator was disabled, isolated, and replaced with the Vectron clock driver LVPECL or LVDS along with the interface circuit for each testing of the clock types. Also, in-house test fixtures were developed for the specific tests of LVDS with a 200Ω load.

استُخدم نظام Microchip Software Libero SoC الإصدار 11.9 لبرمجة مجموعات تطوير RTG4، وتحميل تصاميم المشاريع، وضبط نوع مستقبل إدخال SerDes REFCLK لاختباره مع الساعة المقابلة. واستُخدمت واجهة المستخدم الرسومية التجريبية Microchip EPCS للتحقق من جودة الإشارة من خلال اختبار حلقة البيانات الخالية من الأخطاء بين جهاز الإرسال والاستقبال RTG4 في كتلة SerDes، وكذلك للتحقق من توصيلات دائرة الساعة في لوحة تطوير RTG4.

Keysight ADS 2017 was used to generate circuit diagrams and for simulations when needed; IBIS models used in the simulations were Microsemi RTG4 REFCLK Receiver rt4g_msio.ibs, Michel Semiconductor ibisTop_100el16 in sc07p07el0160a, Aero flex/Chobham ut54lvds031lvucc.ibs, and Fairchild ACT3301 cgs3311m 3_3V.ibs.

المراجع ذات الصلة WEBالمواقع وصحائف البيانات

• Microchip Hi-Rel Clock Oscillator Landing Page: Space Oscillators
• Microchip RTG4 Radiation-Tolerant FPGAs: https://www.microsemi.com/product-directory/rad-tolerant-fpgas/
  3576-rtg4#documents
• Microchip DS0131 Data Sheet RTG4 FPGA: https://www.microsemi.com/document-portal/doc_view/135193-
  ds0131-rtg4-fpga-datasheet
• Microchip RTG4 Development Kits: https://www.microsemi.com/product-directory/dev-kits-solutions/3865-rtg4-kits
• Microchip DG0624 Demo Guide RTG4 FPGA SerDes EPCS Protocol Design: https://www.microsemi.com/document-portal/doc_download/135196-dg0624-rtg4-fpga-serdes-epcs-protocol-design-libero-soc-v11-9-sp1-demoguide
• Microchip UG0567, RTG4 FPGA High Speed Serial Interfaces User Guide: https://www.microsemi.com/document-portal/doc_download/134409-ug0567-rtg4-fpga-high-speed-serial-interfaces-user-guide
• Microchip SY100EL16V: https://www.microchip.com/wwwproducts/en/SY100EL16V
• Front grade Technologies, UT54LVDS031LV/E Quad Driver: https://www.frontgrade.com/sites/default/files/documents/Datasheet-UT54LVDS031LVE.pdf
• Keysight Technologies, Advanced Design Systems (ADS): https://www.keysight.com/en/pc-1297113/advanced-design-system-adscc=US&lc=eng
• TI SN54AC00-SP Radiation Hardened Quad 2 Input NAND Gate: http://www.ti.com/lit/ds/symlink/sn54ac00-sp.pdf

MICROCHIP INFORMATION

العلامات التجارية

اسم وشعار "Microchip" وشعار "M" والأسماء والشعارات والعلامات التجارية الأخرى هي علامات تجارية مسجلة وغير مسجلة لشركة Microchip Technology Incorporated أو الشركات التابعة لها و/أو الشركات الفرعية في الولايات المتحدة و/أو دول أخرى ("علامات Microchip التجارية"). يمكن العثور على معلومات حول العلامات التجارية لشركة Microchip على https://www.microchip.com/en-us/about/legalinformation/microchiptrademarks.

رقم الكتاب الدولي: 979-8-3371-1916-8

إشعار قانوني

لا يجوز استخدام هذا المنشور والمعلومات الواردة فيه إلا مع منتجات Microchip ، بما في ذلك تصميم واختبار ودمج منتجات Microchip مع تطبيقك. استخدام هذه المعلومات بأي طريقة أخرى ينتهك هذه الشروط. يتم توفير المعلومات المتعلقة بتطبيقات الجهاز فقط لراحتك وقد تحل محلها التحديثات. تقع على عاتقك مسؤولية التأكد من أن التطبيق الخاص بك يلبي المواصفات الخاصة بك. اتصل بمكتب مبيعات Microchip المحلي للحصول على دعم إضافي أو احصل على دعم إضافي على www.microchip.com/en-us/support/design-help/client-support-services.

يتم توفير هذه المعلومات من قبل شركة MICROCHIP "كما هي". لا تقدم شركة MICROCHIP أي تعهدات أو ضمانات من أي نوع سواء كانت صريحة أو ضمنية، مكتوبة أو شفوية، قانونية أو غير ذلك، فيما يتعلق بالمعلومات بما في ذلك على سبيل المثال لا الحصر أي ضمانات ضمنية بعدم الانتهاك وقابلية التسويق والملاءمة لغرض معين، أو الضمانات المتعلقة بحالتها أو جودتها أو أدائها.

لن تكون شركة مايكرو شيب مسؤولة بأي حال من الأحوال عن أي خسارة أو ضرر أو تكلفة أو نفقات غير مباشرة أو خاصة أو عقابية أو عرضية أو تبعية من أي نوع كانت مرتبطة بالمعلومات أو استخدامها، مهما كان سببها، حتى لو تم إخطار مايكرو شيب بإمكانية حدوث ذلك أو كانت الأضرار متوقعة. إلى أقصى حد يسمح به القانون، لن تتجاوز مسؤولية مايكرو شيب الإجمالية عن جميع المطالبات بأي شكل من الأشكال المتعلقة بالمعلومات أو استخدامها مبلغ الرسوم، إن وجدت، التي دفعتها مباشرة لشركة مايكرو شيب مقابل المعلومات.

إن استخدام أجهزة Microchip في تطبيقات دعم الحياة و/أو السلامة يكون على مسؤولية المشتري بالكامل، ويوافق المشتري على الدفاع عن Microchip وتعويضها وحمايتها من أي أضرار أو مطالبات أو دعاوى أو نفقات ناجمة عن مثل هذا الاستخدام. لا يتم نقل أي تراخيص، ضمناً أو بطريقة أخرى، بموجب أي حقوق ملكية فكرية لشركة Microchip ما لم يُنص على خلاف ذلك.

ميزة حماية رمز أجهزة Microchip

لاحظ التفاصيل التالية لميزة حماية الكود على منتجات Microchip:

• تتوافق منتجات Microchip مع المواصفات الواردة في ورقة بيانات Microchip الخاصة بها.
• تعتقد شركة مايكروشيب أن مجموعة منتجاتها آمنة عند استخدامها بالطريقة المقصودة، وضمن مواصفات التشغيل، وفي ظل الظروف العادية.
• تقدر الرقاقة الإلكترونية حقوق الملكية الفكرية وتحميها بقوة. محاولات خرق ميزات حماية التعليمات البرمجية لمنتج Microchip محظورة تمامًا وقد تنتهك قانون حقوق النشر الرقمية للألفية.
• لا تستطيع شركة Microchip ولا أي شركة أخرى مصنعة لأشباه الموصلات ضمان أمان التعليمات البرمجية الخاصة بها.
  Code protection does not mean that we are guaranteeing the product is “unbreakable”. Code protection is constantly evolving. Microchip is committed to continuously improving the code protection features of our products.

© 2019-2025 Microchip Technology Inc. والشركات التابعة لها

المستندات / الموارد

MICROCHIP RTG4 الجيل الرابع المقاوم للإشعاع [بي دي اف] دليل التعليمات RTG4، RTG4 الجيل المتسامح للإشعاع4، RTG4، الجيل المتسامح للإشعاع4، الجيل المتسامح4، الجيل4

مراجع

• دليل المستخدم