شعار انتلمنفذ HDMI Arria 10 FPGA IP Design Example
دليل المستخدمإنتل HDMI Arria 10 FPGA IP Design ExampleHDMI Intel® Arria 10 FPGA IP
مثال على التصميمample دليل المستخدم
تم التحديث من أجل Intel®Quartus®
جناح التصميم الأساسي: 22.4
إصدار IP: 19.7.1

محتويات يخفي
1 مثال على تصميم HDMI Intel® FPGA IPample دليل البدء السريع لأجهزة Intel® Arria® 10
2 مثال على تصميم HDMI 2.1ampلو (دعم FRL = 1)
3 مثال على تصميم HDMI 2.0ampلو (دعم FRL = 0)
4 HDCP عبر HDMI 2.0 / 2.1 تصميم Example
5 منفذ HDMI Intel Arria 10 FPGA IP Design Example أرشيف دليل المستخدم
6 تاريخ المراجعة لـ HDMI Intel Arria 10 FPGA IP Design Example دليل المستخدم
7 المستندات / الموارد
7.1 مراجع
8 منشورات ذات صلة

مثال على تصميم HDMI Intel® FPGA IPample دليل البدء السريع لأجهزة Intel® Arria® 10

تتميز أجهزة HDMI Intel® 10 بمنضدة اختبار محاكاة وتصميم أجهزة يدعم التجميع واختبار الأجهزة.
تصميم FPGA IP مثالample لـ Intel Arria®
يوفر HDMI Intel FPGA IP التصميم التالي على سبيل المثالampليه:

  • يعيد إرسال تصميم HDMI 2.1 RX-TX مع تمكين وضع ارتباط المعدل الثابت (FRL)
  • يعيد إرسال تصميم HDMI 2.0 RX-TX مع تعطيل وضع FRL
  • HDCP عبر تصميم HDMI 2.0

ملحوظة: لا يتم تضمين ميزة HDCP في برنامج Intel® Quartus Prime Pro Edition.
للوصول إلى ميزة HDCP ، اتصل بشركة Intel على https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
عندما تقوم بإنشاء تصميم سابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره.
الشكل 1. خطوات التطويرإنتل HDMI Arria 10 FPGA IP Design Example - خطوات التطويرمعلومات ذات صلة
دليل مستخدم HDMI Intel FPGA IP
1.1 توليد التصميم
استخدم محرر معلمات HDMI Intel FPGA IP في برنامج Intel Quartus Prime لإنشاء التصميم على سبيل المثالampليه. شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
بدءا من نيوس® II EDS في الإصدار 19.2 من برنامج Intel Quartus Prime Pro Edition وإصدار برنامج Intel Quartus Prime Standard Edition 19.1 ، أزالت Intel مكون Cygwin في إصدار Windows * من Nios II EDS ، واستبدله بـ Windows * Subsytem for Linux (WSL). إذا كنت من مستخدمي Windows * ، فأنت بحاجة إلى تثبيت WSL قبل إنشاء التصميم الخاص بك على سبيل المثالampليه.
الشكل 2. إنشاء تدفق التصميمإنتل HDMI Arria 10 FPGA IP Design Example - إنشاء تدفق التصميم

  1. قم بإنشاء مشروع يستهدف عائلة أجهزة Intel Arria 10 وحدد الجهاز المطلوب.
  2. في كتالوج IP ، حدد موقع بروتوكولات الواجهة ➤ الصوت والفيديو HDMI Intel FPGA IP وانقر عليها نقرًا مزدوجًا. تظهر نافذة New IP Variant أو New IP Variation.
  3. حدد اسم المستوى الأعلى لنوع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip أو .qsys.
  4. انقر فوق موافق. يظهر محرر المعلمة.
  5. في علامة التبويب IP ، قم بتكوين المعلمات المطلوبة لكل من TX و RX.
  6. قم بتشغيل معلمة Support FRL لإنشاء تصميم HDMI 2.1 على سبيل المثالampجنيه في وضع FRL. قم بإيقاف تشغيله لإنشاء تصميم HDMI 2.0 على سبيل المثالampجنيه بدون FRL.
  7. على التصميم السابقampعلامة التبويب le ، حدد Arria 10 HDMI RX-TX Retransmit.
  8. حدد Simulation لإنشاء testbench ، وحدد Synthesis لإنشاء تصميم الأجهزة على سبيل المثالampيجب عليك تحديد واحد على الأقل من هذه الخيارات لإنشاء مثال على التصميمample fileس. إذا قمت بتحديد كليهما ، فسيكون وقت التوليد أطول.
  9. لتوليد File تنسيق ، حدد Verilog أو VHDL.
  10. بالنسبة لـ Target Development Kit ، حدد مجموعة تطوير Intel Arria 10 GX FPGA. إذا حددت مجموعة أدوات تطوير ، فسيتم تغيير الجهاز المستهدف (المحدد في الخطوة 4) ليلائم الجهاز الموجود على اللوحة المستهدفة. بالنسبة لمجموعة تطوير Intel Arria 10 GX FPGA ، الجهاز الافتراضي هو 10AX115S2F4I1SG.
  11. انقر فوق إنشاء Exampلو التصميم.

معلومات ذات صلة
كيفية تثبيت نظام Windows * Subsystem for Linux * (WSL) على نظام التشغيل Windows * OS؟
1.2 محاكاة التصميم
تحاكي طاولة اختبار HDMI تصميم استرجاع تسلسلي من مثيل TX إلى مثيل RX. مولد نمط الفيديو الداخلي ، الصوت sampتقوم le ، ومولد بيانات النطاق الجانبي ، ووحدات مولد البيانات المساعدة بتشغيل مثيل HDMI TX ويتصل الإخراج التسلسلي من مثيل TX بمثيل RX في طاولة الاختبار.
الشكل 3. تدفق محاكاة التصميمإنتل HDMI Arria 10 FPGA IP Design Example - إنشاء تدفق التصميم 1

  1. انتقل إلى مجلد المحاكاة المطلوب.
  2. قم بتشغيل نص المحاكاة الخاص بالمحاكي المدعوم الذي تختاره. يقوم البرنامج النصي بتجميع وتشغيل testbench في جهاز المحاكاة.
  3. تحليل النتائج.

الجدول 1. خطوات تشغيل المحاكاة

محاكي عمل اخراجي تعليمات
 ريفيرا برو *  / simulation / aldec في سطر الأوامر ، اكتب
vsim -c -do aldec.do
نموذج  / محاكاة / مرشد في سطر الأوامر ، اكتب
vsim -c -do Mentor.do
 VCS *  / محاكاة / سينوبسيس / vcs في سطر الأوامر ، اكتب
المصدر vcs_sim.sh
 في سي إس إم إكس  / محاكاة / سينوبسيس / vcsmx في سطر الأوامر ، اكتب
المصدر vcsmx_sim.sh
 Xcelium * بالتوازي  / محاكاة / xcelium في سطر الأوامر ، اكتب
المصدر xcelium_sim.sh

تنتهي المحاكاة الناجحة بالرسالة التالية:
# SYMBOLS_PER_CLOCK = 2
# مركز فيينا الدولي = 4
# فرل_رات = 0
# بي بي بي = 0
# AUDIO_FREQUENCY (كيلوهرتز) = 48
#القناة_الصوتية = 8
# تمريرة المحاكاة
1.3 تجميع واختبار التصميمإنتل HDMI Arria 10 FPGA IP Design Example - ترجمة واختبار التصميم

لتجميع وتشغيل اختبار توضيحي على الأجهزة السابقةample design ، اتبع الخطوات التالية:

  1. تأكد من الأجهزة السابقةampجيل تصميم لو كاملة.
  2. قم بتشغيل برنامج Intel Quartus Prime وافتح الملف .qpf file.
    • تصميم HDMI 2.1 على سبيل المثالample مع دعم FRL ممكّن: دليل المشروع / quartus / a10_hdmi21_frl_demo.qpf
    • تصميم HDMI 2.0 على سبيل المثالample مع دعم FRL معطل: projectd irectory / quartus / a10_hdmi2_demo.qpf
  3. انقر فوق معالجة ➤ بدء التجميع.
  4. بعد تجميع ناجح ، أ file سيتم إنشاؤه في الربع / الإخراج_fileدليل s.
  5. قم بالتوصيل بمنفذ FMC الموجود على متن الطائرة B (J2):
    • تصميم HDMI 2.1 على سبيل المثالample مع دعم FRL ممكّن: Bitec HDMI 2.1 FMC Daughter Card Rev 9
    ملحوظة: يمكنك تحديد مراجعة بطاقة ابنة Bitec HDMI الخاصة بك. تحت التصميم السابقampعلامة التبويب le ، قم بتعيين مراجعة بطاقة ابنة HDMI على المراجعة 9 أو المراجعة أو عدم وجود بطاقة ابنة. القيمة الافتراضية هي المراجعة 9.
    • تصميم HDMI 2.0 على سبيل المثالample مع دعم FRL معطل: Bitec HDMI 2.0 FMC Daughter Card Rev 11
  6. قم بتوصيل TX (P1) لبطاقة ابنة Bitec FMC بمصدر فيديو خارجي.
  7. قم بتوصيل RX (P2) لبطاقة ابنة Bitec FMC بحوض فيديو خارجي أو محلل فيديو.
  8. تأكد من أن جميع مفاتيح لوحة التطوير في الوضع الافتراضي.
  9. قم بتكوين جهاز Intel Arria 10 المحدد على لوحة التطوير باستخدام ملف .sof file (أدوات ➤ مبرمج).
  10. يجب أن يعرض المحلل الفيديو الذي تم إنشاؤه من المصدر.

معلومات ذات صلة
دليل مستخدم مجموعة تطوير Intel Arria 10 FPGA
1.4 مثال على تصميم HDMI Intel FPGA IPampلو المعلمات
الجدول 2.
مثال على تصميم HDMI Intel FPGA IPampمعامِلات أجهزة Intel Arria 10 هذه الخيارات متاحة لأجهزة Intel Arria 10 فقط.

المعلمة قيمة

وصف
متاح تصميم على سبيل المثالample
حدد التصميم إعادة الإرسال Arria 10 HDMI RX-TX حدد التصميم على سبيل المثالample ليتم إنشاؤها.

مثال على التصميمample Files
محاكاة في ، قبالة قم بتشغيل هذا الخيار لإنشاء ملف fileمنضدة اختبار المحاكاة.
توليف في ، قبالة قم بتشغيل هذا الخيار لإنشاء ملف files لتجميع Intel Quartus Prime وعرض الأجهزة.

تنسيق HDL الذي تم إنشاؤه
يولد File شكل فيريلوج ، VHDL حدد تنسيق HDL المفضل لديك للتصميم الذي تم إنشاؤه على سبيل المثالample fileتعيين.
ملحوظة: يحدد هذا الخيار فقط تنسيق IP ذي المستوى الأعلى الذي تم إنشاؤه fileس. كل الآخرين files (على سبيل المثال ، على سبيل المثالample testbenches والمستوى الأعلى fileلعرض الأجهزة) بتنسيق Verilog HDL

مجموعة أدوات تطوير الهدف
حدد لوحة لا توجد مجموعة أدوات تطوير ، حدد اللوحة للتصميم المستهدف على سبيل المثالampليه.
مجموعة تطوير Arria 10 GX FPGA ،

مجموعة أدوات التطوير المخصصة

 • لا توجد مجموعة تطوير: يستبعد هذا الخيار جميع جوانب الأجهزة للتصميم على سبيل المثالampجنيه. يقوم IP core بتعيين جميع تعيينات الدبوس إلى دبابيس افتراضية.
• Arria 10 GX FPGA Development Kit: يقوم هذا الخيار تلقائيًا بتحديد الجهاز المستهدف للمشروع لمطابقة الجهاز الموجود في مجموعة التطوير هذه. يمكنك تغيير الجهاز المستهدف باستخدام تغيير الجهاز الهدف المعلمة إذا كان لمراجعة اللوحة الخاصة بك متغير جهاز مختلف. يقوم IP core بتعيين جميع تعيينات الدبوس وفقًا لمجموعة التطوير.
• مجموعة أدوات التطوير المخصصة: يسمح هذا الخيار للتصميم على سبيل المثالample ليتم اختبارها على مجموعة تطوير طرف ثالث باستخدام Intel FPGA. قد تحتاج إلى تعيين تعيينات الدبوس بنفسك.

الجهاز الهدف
تغيير الجهاز الهدف في ، قبالة قم بتشغيل هذا الخيار وحدد متغير الجهاز المفضل لمجموعة التطوير.

مثال على تصميم HDMI 2.1ampلو (دعم FRL = 1)

تصميم HDMI 2.1 على سبيل المثالampيوضح le في وضع FRL الاسترجاع المتوازي لمثيل HDMI الذي يشتمل على أربع قنوات RX وأربع قنوات TX.
الجدول 3. تصميم HDMI 2.1 مثالampلو لأجهزة Intel Arria 10

مثال على التصميمample معدل البيانات وضع القناة

نوع الاسترجاع
إعادة الإرسال Arria 10 HDMI RX-TX • 12 جيجابت في الثانية (FRL)
• 10 جيجابت في الثانية (FRL)
• 8 جيجابت في الثانية (FRL)
• 6 جيجابت في الثانية (FRL)
• 3 جيجابت في الثانية (FRL)
• أقل من 6 جيجابت في الثانية (TMDS)		 سيمبلكس بالتوازي مع العازلة FIFO

سمات

  • يقوم التصميم بإنشاء مخازن FIFO المؤقتة لأداء دفق فيديو مباشر عبر HDMI بين حوض ومصدر HDMI 2.1.
  • التصميم قادر على التبديل بين وضع FRL ووضع TMDS أثناء وقت التشغيل.
  • يستخدم التصميم حالة LED للتصحيح المبكر للأخطاءtage.
  • يأتي التصميم مع مثيلات HDMI RX و TX.
  • يوضح التصميم إدخال وترشيح إطار InfoFrame للنطاق الديناميكي والإتقان (HDR) في وحدة ارتباط RX-TX.
  • يفاوض التصميم معدل FRL بين الحوض المتصل بـ TX والمصدر المتصل بـ RX. يمر التصميم عبر EDID من الحوض الخارجي إلى RX الموجود على متن الطائرة في التكوين الافتراضي. يتفاوض معالج Nios II على قاعدة الارتباط على قدرة الحوض المتصل بـ TX. يمكنك أيضًا تبديل مفتاح user_dipsw الموجود على اللوحة للتحكم يدويًا في إمكانات TX و RX FRL.
  • يتضمن التصميم العديد من ميزات التصحيح.
    يستقبل مثيل RX مصدر فيديو من منشئ الفيديو الخارجي ، ثم تمر البيانات عبر استرجاع FIFO قبل إرسالها إلى مثيل TX. تحتاج إلى توصيل محلل فيديو خارجي ، أو شاشة ، أو تلفزيون مع وصلة HDMI إلى TX core للتحقق من الوظيفة.

2.1. مخطط كتلة التصميم الخاص بإعادة إرسال HDMI 2.1 RX-TX
إعادة إرسال تصميم HDMI RX-TX على سبيل المثالampيوضح le الاسترجاع المتوازي في وضع القناة البسيط لـ HDMI 2.1 مع دعم FRL.
الشكل 4. مخطط كتلة إعادة الإرسال HDMI 2.1 RX-TXإنتل HDMI Arria 10 FPGA IP Design Exampلو - مخطط كتلة2.2. إنشاء RX-Only أو TX-Only Designs
للمستخدمين المتقدمين ، يمكنك استخدام تصميم HDMI 2.1 لإنشاء تصميم TX- أو RX فقط.
الشكل 5. المكونات المطلوبة لتصميم RX-Only أو TX-Onlyإنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 1لاستخدام مكونات RX- أو TX فقط ، قم بإزالة الكتل غير ذات الصلة من التصميم.
الجدول 4. متطلبات تصميم RX-Only و TX-Only

متطلبات المستخدم يحفظ يزيل

يضيف
HDMI RX فقط RX الأعلى • TX الأعلى
• رابط RX-TX
• النظام الفرعي لوحدة المعالجة المركزية
• حكم جهاز الإرسال والاستقبال		 -
HDMI TX فقط • TX الأعلى
• النظام الفرعي لوحدة المعالجة المركزية		 • RX Top
• رابط RX-TX
• حكم جهاز الإرسال والاستقبال		 مولد أنماط الفيديو (وحدة مخصصة أو تم إنشاؤها من مجموعة معالجة الصور والفيديو (VIP))

إلى جانب تغييرات RTL ، تحتاج أيضًا إلى تعديل البرنامج النصي main.c.
• بالنسبة لتصميمات HDMI TX فقط ، افصل انتظار حالة قفل HDMI RX عن طريق إزالة الأسطر التالية واستبدالها بـ
tx_xcvr_reconfig (tx_frl_rate) ،
rx_hdmi_lock = READ_PIO (PIO_IN0_BASE ، PIO_RX_LOCKED_OFFSET ،
PIO_RX_LOCKED_WIDTH) ،
بينما (rx_hdmi_lock == 0) {
إذا (check_hpd_isr ()) {استراحة ؛ }
// rx_vid_lock = READ_PIO (PIO_IN0_BASE ، PIO_VID_LOCKED_OFFSET ،
PIO_VID_LOCKED_WIDTH) ،
rx_hdmi_lock = READ_PIO (PIO_IN0_BASE ، PIO_RX_LOCKED_OFFSET ،
PIO_RX_LOCKED_WIDTH) ،
// إعادة تكوين Tx بعد تأمين rx
إذا (rx_hdmi_lock == 1) {
إذا (READ_PIO (PIO_IN0_BASE ، PIO_LOOPBACK_MODE_OFFSET ،
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO (PIO_IN0_BASE ، PIO_RX_FRL_RATE_OFFSET ،
PIO_RX_FRL_RATE_WIDTH) ،
tx_xcvr_reconfig (rx_frl_rate) ،
} آخر {
tx_xcvr_reconfig (tx_frl_rate) ،
}}}
• بالنسبة لتصميمات HDMI RX فقط ، احتفظ فقط بالأسطر التالية في البرنامج النصي main.c:
REDRIVER_INIT () ،
hdmi_rx_init () ،
2.3 متطلبات الأجهزة والبرامج
تستخدم Intel الأجهزة والبرامج التالية لاختبار التصميم السابقampليه.
الأجهزة

  • مجموعة تطوير Intel Arria 10 GX FPGA
  • مصدر HDMI 2.1 (مولد بيانات Quantum 980 48G)
  • حوض HDMI 2.1 (محلل Quantum Data 980 48G)
  • بطاقة ابنة Bitec HDMI FMC 2.1 (مراجعة 9)
  • كبلات HDMI 2.1 من الفئة 3 (تم اختبارها باستخدام كابل Belkin 48Gbps HDMI 2.1)

برمجة

  • إصدار برنامج Intel Quartus Prime Pro Edition 20.1

2.4. هيكل الدليل
الدلائل تحتوي على ملف files لتصميم HDMI Intel FPGA IP على سبيل المثالampليه.
الشكل 6. هيكل الدليل لمثال التصميمampleإنتل HDMI Arria 10 FPGA IP Design Example - تصميم سابقampleالجدول 5. تم إنشاء RTL Files

المجلدات Fileق / المجلدات الفرعية
شائع Clock_control.ip
Clock_crosser.v
dcfifo_inst.v
edge_detector.sv
فيفو
put_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
جي اكس بي gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
باناسونيك
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
بلل pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link Altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
إعادة التكوين mr_rx_iopll_tmds /
mr_rxphy /
mr_tx_fpll /
Altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopl.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
إس دي سي a10_hdmi2.sdc
jtag.sdc

الجدول 6. تم إنشاء المحاكاة Files
ارجع إلى Testbench المحاكاة لمزيد من المعلومات

المجلدات Files
ألديك /aldec.do
/rivierapro_setup.tcl
إيقاع /cds.lib
/ hdl.var
مُرشِد /mentor.do
/msim_setup.tcl
ملخص / vcs /fileقائمة.و
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/ vcsmx / synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
إكسيليوم /cds.lib
/ hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
شائع / Modelsim_filestcl
/ ريفييرا_filestcl
/ vcs_filestcl
/ vcsmx_filestcl
/ xcelium_filestcl
hdmi_rx / hdmi_rx.ip
/ باناسونيك
hdmi_tx /hdmi_tx.ip

الجدول 7. البرامج المُنشأة Files

المجلدات Files
tx_control_src
ملحوظة: يحتوي مجلد tx_control أيضًا على نسخ مكررة منها files.		 global.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
ج الرئيسية
pio_read_write.c
pio_read_write.h

2.5. مكونات التصميم
تصميم HDMI Intel FPGA IP على سبيل المثالampيتكون le من مكونات المستوى الأعلى الشائعة ومكونات HDMI TX و RX العليا.
2.5.1. مكونات HDMI TX
تشتمل المكونات العليا لـ HDMI TX على مكونات TX الأساسية ذات المستوى الأعلى ، و IOPLL ، وجهاز التحكم في إعادة تعيين PHY لجهاز الإرسال والاستقبال ، وجهاز الإرسال والاستقبال PHY الأصلي ، و TX PLL ، وإدارة إعادة تكوين TX ، وكتل المخزن المؤقت للإخراج.
الشكل 7. مكونات HDMI TX العلويةإنتل HDMI Arria 10 FPGA IP Design Example - أهم المكوناتالجدول 8. مكونات HDMI TX العلوية

الوحدة

وصف
HDMI TX كور يستقبل IP بيانات الفيديو من المستوى الأعلى ويقوم بتشفير البيانات المساعدة ، وتشفير البيانات الصوتية ، وتشفير بيانات الفيديو ، والتخليط ، وتشفير TMDS أو الحزم.
IOPLL يولد IOPLL (iopll_frl) ساعة FRL لنواة TX. تستقبل هذه الساعة المرجعية ساعة إخراج TX FPLL.
تردد ساعة FRL = معدل البيانات لكل ممرات × 4 / (أحرف FRL لكل ساعة × 18)
وحدة تحكم إعادة تعيين PHY لجهاز الإرسال والاستقبال تضمن وحدة التحكم في إعادة تعيين جهاز الإرسال والاستقبال PHY تهيئة موثوقة لأجهزة الإرسال والاستقبال TX. يتم تشغيل إدخال إعادة الضبط لوحدة التحكم هذه من المستوى الأعلى ، ويولد إشارة إعادة التعيين التناظرية والرقمية المقابلة إلى مجموعة PHY الأصلية لجهاز الإرسال والاستقبال وفقًا لتسلسل إعادة التعيين داخل الكتلة.
تعمل إشارة خرج tx_ready من هذه المجموعة أيضًا كإشارة إعادة تعيين إلى HDMI Intel FPGA IP للإشارة إلى أن جهاز الإرسال والاستقبال يعمل ، وجاهز لاستقبال البيانات من المركز.
جهاز الإرسال والاستقبال الأصلي PHY كتلة جهاز الإرسال والاستقبال الثابت التي تستقبل البيانات المتوازية من نواة HDMI TX وتسلسل البيانات من إرسالها.
ملحوظة: للوفاء بمتطلبات الانحراف بين القنوات HDMI TX ، قم بتعيين خيار وضع ربط قناة TX في محرر معلمات Intel Arria 10 Transceiver Native PHY إلى رابطة PMA و PCS. تحتاج أيضًا إلى إضافة الحد الأقصى لمتطلبات القيد (set_max_skew) إلى إشارة إعادة التعيين الرقمية من وحدة التحكم في إعادة تعيين جهاز الإرسال والاستقبال (tx_digitalreset) على النحو الموصى به في دليل مستخدم Intel Arria 10 Transceiver PHY.
تكساس PLL توفر كتلة PLL لجهاز الإرسال الساعة التسلسلية السريعة إلى كتلة PHY الأصلية لجهاز الإرسال والاستقبال. لهذا التصميم HDMI Intel FPGA IP على سبيل المثالample ، يتم استخدام fPLL كـ TX PLL.
يحتوي TX PLL على ساعتين مرجعيتين.
• يتم توصيل الساعة المرجعية 0 بالمذبذب القابل للبرمجة (بتردد ساعة TMDS) لوضع TMDS. في هذا التصميم السابقample ، يتم استخدام ساعة RX TMDS للاتصال بالساعة المرجعية 0 لوضع TMDS. توصي Intel باستخدام مذبذب قابل للبرمجة مع تردد ساعة TMDS للساعة المرجعية 0.
• يتم توصيل الساعة المرجعية 1 بساعة ثابتة 100 ميجاهرتز لوضع FRL.
TX Reconfiguration Management (إدارة إعادة تكوين TX) • في وضع TMDS ، تعيد كتلة إدارة إعادة تكوين TX تكوين TX PLL لتردد ساعة الإخراج المختلفة وفقًا لتردد ساعة TMDS للفيديو المحدد.
• في وضع FRL ، تعيد كتلة إدارة إعادة تكوين TX تكوين TX PLL لتزويد الساعة التسلسلية السريعة بـ 3 جيجابت في الثانية و 6 جيجابت في الثانية و 8 جيجابت في الثانية و 10 جيجابت في الثانية و 12 جيجابت في الثانية وفقًا لحقل FRL_Rate في سجل 0x31 SCDC.
• تقوم فدرة إدارة إعادة تكوين TX بتبديل الساعة المرجعية TX PLL بين الساعة المرجعية 0 لوضع TMDS والساعة المرجعية 1 لوضع FRL.
عازلة الإخراج يعمل هذا المخزن المؤقت كواجهة للتفاعل بين واجهة I2C لمكونات HDMI DDC و redriver.

الجدول 9 - معدل بيانات جهاز الإرسال والاستقبال وما يزيدampعامل لينغ كل نطاق تردد على مدار الساعة

وضع معدل البيانات المبالغampler 1 (2x المبالغ الزائدةampلو) المبالغampler 2 (4x المبالغ الزائدةampلو) المبالغample عامل المبالغampمعدل بيانات LED (ميغابت في الثانية)
تي ام دي اس 250–1000 On On 8 2000–8000
تي ام دي اس 1000–6000 On عن 2 2000–12000
اف ار ال 3000 عن عن 1 3000
اف ار ال 6000 عن عن 1 6000
اف ار ال 8000 عن عن 1 8000
اف ار ال 10000 عن عن 1 10000
اف ار ال 12000 عن عن 1 12000

الشكل 8. تدفق تسلسل إعادة تكوين TXإنتل HDMI Arria 10 FPGA IP Design Example - ترجمة واختبار التصميم 12.5.2. مكونات HDMI RX
تشتمل المكونات العليا لـ HDMI RX على مكونات RX الأساسية ذات المستوى الأعلى ، وخيار I²C التابع و EDID RAM ، و IOPLL ، وجهاز التحكم في إعادة تعيين PHY لجهاز الإرسال والاستقبال ، و PHY الأصلي RX ، وكتل إدارة إعادة تكوين RX.
الشكل 9. مكونات HDMI RX العلويةإنتل HDMI Arria 10 FPGA IP Design Example - أهم المكونات 1الجدول 10. مكونات HDMI RX العلوية

الوحدة

وصف
منفذ HDMI RX Core يستقبل IP البيانات التسلسلية من PHY الأصلي لجهاز الإرسال والاستقبال ويقوم بمحاذاة البيانات ، وتعديل القناة ، وفك تشفير TMDS ، وفك تشفير البيانات المساعدة ، وفك تشفير بيانات الفيديو ، وفك تشفير البيانات الصوتية ، وإزالة الترميز.
I2C الرقيق I2C هي الواجهة المستخدمة لقناة بيانات عرض المغسلة (DDC) وقناة الحالة والبيانات (SCDC). يستخدم مصدر HDMI DDC لتحديد إمكانيات وخصائص الحوض من خلال قراءة بنية البيانات المحسنة لتعريف العرض الموسع (E-EDID).
عناوين الرقيق I8C ذات 2 بتات لـ E-EDID هي 0xA0 و 0xA1. يشير LSB إلى نوع الوصول: 1 للقراءة و 0 للكتابة. عند حدوث حدث HPD ، يستجيب التابع I2C لبيانات E-EDID من خلال القراءة من على الرقاقة
تدعم وحدة التحكم I2C التابعة فقط SCDC لـ HDMI 2.0 و 2.1. عنوان الرقيق I9C 2 بت لـ SCDC هو 0xA8 و 0xA9. عند حدوث حدث HPD ، ينفذ التابع I2C معاملة الكتابة أو القراءة من أو إلى واجهة SCDC الخاصة بنواة HDMI RX.
تحدث عملية تدريب الارتباط لرابط السعر الثابت (FRL) أيضًا من خلال I2C أثناء حدث HPD أو عندما يكتب المصدر معدل FRL مختلفًا إلى سجل معدل FRL (يسجل SCDC 0x31 بت [3: 0]) ، تبدأ عملية تدريب الارتباط.
ملحوظة: وحدة التحكم I2C التابعة فقط لـ SCDC غير مطلوبة إذا لم يكن الغرض من HDMI 2.0 أو HDMI 2.1
إيد رام يخزن التصميم معلومات EDID باستخدام RAM 1-Port IP. ينقل بروتوكول ناقل تسلسلي قياسي ثنائي الأسلاك (ساعة وبيانات) (وحدة تحكم تابعة فقط I2C) بنية بيانات E-EDID المتوافقة مع CEA-861-D. تخزن ذاكرة الوصول العشوائي EDID هذه معلومات E-EDID.
• عندما تكون في وضع TMDS ، يدعم التصميم ممر EDID من TX إلى RX. أثناء عبور EDID ، عندما يتم توصيل TX بالمغسلة الخارجية ، يقرأ معالج Nios II EDID من الحوض الخارجي ويكتب إلى ذاكرة الوصول العشوائي EDID.
• عندما يكون في وضع FRL ، يقوم معالج Nios II بكتابة EDID الذي تم تكوينه مسبقًا لكل معدل ارتباط بناءً على المعلمة HDMI_RX_MAX_FRL_RATE في البرنامج النصي global.h.
استخدم مدخلات HDMI_RX_MAX_FRL_RATE التالية لمعدل FRL المدعوم:
• 1: 3 حارات 3G
• 2: 6 حارات 3G
• 3: 6G 4 حارات
• 4: 8 حارات 4G
• 5: 10G 4 حارات (افتراضي)
• 6: 12G 4 حارات
IOPLL يستخدم HDMI RX وحدتي IOPLL.
• أول IOPLL (pll_tmds) يولد الساعة المرجعية RX CDR. يتم استخدام IOPLL هذا فقط في وضع TMDS. تستقبل الساعة المرجعية لـ IOPLL ساعة TMDS. يستخدم وضع TMDS IOPLL هذا لأن CDR لا يمكنه استقبال ساعات مرجعية أقل من 50 ميجاهرتز ويتراوح تردد ساعة TMDS من 25 ميجاهرتز إلى 340 ميجاهرتز. يوفر IOPLL تردد ساعة يبلغ 5 مرات من الساعة المرجعية للإدخال لنطاق التردد بين 25 ميجاهرتز إلى 50 ميجاهرتز ويوفر نفس تردد الساعة مثل الساعة المرجعية للإدخال لنطاق التردد بين 50 ميجاهرتز إلى 340 ميجاهرتز.
• يقوم IOPLL الثاني (iopll_frl) بإنشاء ساعة FRL لنواة RX. تستقبل هذه الساعة المرجعية ساعة CDR المستردة.
تردد ساعة FRL = معدل البيانات لكل ممرات × 4 / (أحرف FRL لكل ساعة × 18)
وحدة تحكم إعادة تعيين PHY لجهاز الإرسال والاستقبال تضمن وحدة التحكم في إعادة تعيين جهاز الإرسال والاستقبال PHY تهيئة موثوقة لأجهزة الإرسال والاستقبال RX. يتم تشغيل إدخال إعادة التعيين لوحدة التحكم هذه عن طريق إعادة تكوين RX ، ويولد إشارة إعادة التعيين التناظرية والرقمية المقابلة إلى كتلة PHY الأصلية لجهاز الإرسال والاستقبال وفقًا لتسلسل إعادة التعيين داخل الكتلة.
RX الأصلي PHY كتلة جهاز الإرسال والاستقبال الثابت التي تتلقى البيانات التسلسلية من مصدر فيديو خارجي. يقوم بإلغاء تسلسل البيانات التسلسلية إلى بيانات متوازية قبل تمرير البيانات إلى قلب HDMI RX. تعمل هذه الكتلة على أجهزة الكمبيوتر المحسّنة لوضع FRL.
يحتوي RX CDR على ساعتين مرجعيتين.
• يتم توصيل الساعة المرجعية 0 بساعة خرج IOPLL TMDS (pll_tmds) ، المشتقة من ساعة TMDS.
• الساعة المرجعية 1 متصلة بساعة ثابتة 100 ميجا هرتز. في وضع TMDS ، تتم إعادة تكوين RX CDR لتحديد الساعة المرجعية 0 ، وفي وضع FRL ، تتم إعادة تكوين RX CDR لتحديد الساعة المرجعية 1.
إدارة إعادة تكوين RX في وضع TMDS ، تنفذ مجموعة إدارة إعادة تكوين RX دائرة كشف المعدل باستخدام HDMI PLL لدفع جهاز الإرسال والاستقبال RX للعمل بأي معدلات ارتباط عشوائية تتراوح من 250 ميجابت في الثانية إلى 6,000 ميجابت في الثانية.
في وضع FRL ، تعيد مجموعة إدارة إعادة تكوين RX تكوين جهاز الإرسال والاستقبال RX ليعمل بسرعة 3 جيجابت في الثانية أو 6 جيجابت في الثانية أو 8 جيجابت في الثانية أو 10 جيجابت في الثانية أو 12 جيجابت في الثانية اعتمادًا على معدل FRL في حقل التسجيل SCDC_FRL_RATE (0x31 [3: 0]). تبدل كتلة إدارة إعادة تكوين RX بين PCS / RX القياسي
من أجل وضع TMDS وأجهزة الكمبيوتر المحسّنة لوضع FRL الشكل 10 في الصفحة 22.

الشكل 10. تدفق تسلسل إعادة تكوين الاستلام
يوضح الشكل تدفق تسلسل إعادة التكوين متعدد المعدلات لوحدة التحكم عندما يستقبل دفق بيانات الإدخال وتردد ساعة مرجعية ، أو عند إلغاء قفل جهاز الإرسال والاستقبال.إنتل HDMI Arria 10 FPGA IP Design Example - ترجمة واختبار التصميم 22.5.3. الكتل المشتركة عالية المستوى
تتضمن الكتل المشتركة ذات المستوى الأعلى حكم جهاز الإرسال والاستقبال ومكونات ارتباط RX-TX والنظام الفرعي لوحدة المعالجة المركزية.
الجدول 11. الكتل المشتركة ذات المستوى الأعلى

الوحدة

وصف
حكم جهاز الإرسال والاستقبال تمنع هذه الكتلة الوظيفية العامة أجهزة الإرسال والاستقبال من إعادة المعايرة في وقت واحد عندما تتطلب أجهزة الإرسال والاستقبال RX أو TX داخل نفس القناة المادية إعادة التكوين. تؤثر إعادة المعايرة المتزامنة على التطبيقات حيث يتم تخصيص أجهزة إرسال واستقبال RX و TX داخل نفس القناة لتطبيقات IP المستقلة.
يعد حكم جهاز الإرسال والاستقبال هذا امتدادًا للدقة الموصى بها لدمج الإرسال البسيط والبسيط RX في نفس القناة المادية. يساعد حكم جهاز الإرسال والاستقبال هذا أيضًا في دمج والتحكيم في طلبات إعادة تكوين RX و TX المعينة بذاكرة من Avalon والتي تستهدف أجهزة الإرسال والاستقبال البسيطة RX و TX داخل قناة حيث لا يمكن الوصول إلى منفذ واجهة إعادة التكوين لأجهزة الإرسال والاستقبال إلا بالتسلسل.
اتصال الواجهة بين حكم جهاز الإرسال والاستقبال وكتل TX / RX Native PHY / PHY Reset Controller في هذا التصميم على سبيل المثالampيوضح le وضعًا عامًا ينطبق على أي توليفة IP تستخدم حكم جهاز الإرسال والاستقبال. لا يكون حكم جهاز الإرسال والاستقبال مطلوبًا عند استخدام جهاز الإرسال والاستقبال RX أو TX فقط في القناة.
يحدد مُحكم جهاز الإرسال والاستقبال طالب إعادة التكوين من خلال واجهات إعادة التكوين المعينة بذاكرة Avalon ويضمن أن يكون tx_reconfig_cal_busy أو rx_reconfig_cal_busy مقيدًا وفقًا لذلك.
بالنسبة لتطبيقات HDMI ، يبدأ RX فقط في إعادة التكوين. من خلال توجيه طلب إعادة التكوين المعين بذاكرة Avalon من خلال الحكم ، يحدد الحكم أن طلب إعادة التكوين ينشأ من RX ، والذي يقوم بعد ذلك ببوابات tx_reconfig_cal_busy ويسمح لـ rx_reconfig_cal_busy بالتأكيد. تمنع البوابة نقل جهاز الإرسال والاستقبال TX إلى وضع المعايرة بدون قصد.
ملحوظة: نظرًا لأن HDMI لا يتطلب سوى إعادة تكوين RX ، يتم ربط إشارات tx_reconfig_mgmt_ *. أيضًا ، واجهة Avalon المعينة للذاكرة ليست مطلوبة بين الحكم وكتلة TX Native PHY. يتم تعيين الكتل للواجهة في التصميم السابقampلإثبات اتصال حكم جهاز الإرسال والاستقبال العام بوحدة التحكم في إعادة الضبط الأصلية في PHY / PHY / TX / RX
رابط RX-TX • إخراج بيانات الفيديو وإشارات المزامنة من حلقة HDMI RX الأساسية عبر DCFIFO عبر مجالات ساعة الفيديو RX و TX.
• يتحكم منفذ البيانات الإضافي الخاص بنواة HDMI TX في البيانات الإضافية التي تتدفق عبر DCFIFO من خلال الضغط العكسي. يضمن الضغط الخلفي عدم وجود حزمة مساعدة غير كاملة على منفذ البيانات المساعدة.
• تقوم هذه الكتلة أيضًا بإجراء تصفية خارجية:
- يقوم بتصفية البيانات الصوتية وحزمة تجديد ساعة الصوت من دفق البيانات المساعدة قبل الإرسال إلى منفذ البيانات المساعدة الأساسي HDMI TX.
- يقوم بتصفية إطار المعلومات ذات النطاق الديناميكي العالي (HDR) من البيانات الإضافية لـ HDMI RX وإدراج عنصر خارجيampلو HDR InfoFrame للبيانات المساعدة من HDMI TX من خلال تدفق مضاعف أفالون.
النظام الفرعي لوحدة المعالجة المركزية يعمل النظام الفرعي لوحدة المعالجة المركزية كوحدات تحكم SCDC و DDC ، ووحدة تحكم في إعادة تكوين المصدر.
• تحتوي وحدة تحكم المصدر SCDC على وحدة التحكم الرئيسية I2C. تنقل وحدة التحكم الرئيسية I2C بنية بيانات SCDC من مصدر FPGA إلى الحوض الخارجي لتشغيل HDMI 2.0. على سبيل المثالample ، إذا كان تدفق البيانات الصادرة 6,000 ميجابت في الثانية ، فإن معالج Nios II يأمر وحدة التحكم الرئيسية I2C لتحديث بتات TMDS_BIT_CLOCK_RATIO و SCRAMBLER_ENABLE لتكوين TMDS بالوعة تسجل إلى 1.
• يقوم نفس I2C الرئيسي أيضًا بنقل بنية بيانات DDC (E-EDID) بين مصدر HDMI والمغسلة الخارجية.
• تعمل وحدة المعالجة المركزية Nios II كوحدة تحكم في إعادة التكوين لمصدر HDMI. تعتمد وحدة المعالجة المركزية على الكشف الدوري عن المعدل من وحدة إدارة إعادة تكوين RX لتحديد ما إذا كان الإرسال يتطلب إعادة التكوين. يوفر مترجم الرقيق المعين للذاكرة من Avalon الواجهة بين الواجهة الرئيسية لمعالج Nios II Avalon وواجهات Avalon التي تم تعيينها للذاكرة لـ IOPLL و TX Native PHY لمصدر HDMI خارجيًا.
• أداء التدريب على الارتباط من خلال الواجهة الرئيسية I2C مع حوض خارجي

2.6. النطاق الديناميكي والإتقان (HDR) InfoFrame الإدراج والتصفية
تصميم HDMI Intel FPGA IP على سبيل المثالampيتضمن le عرضًا لإدراج HDR InfoFrame في نظام استرجاع RX-TX.
يسمح الإصدار 2.0b من مواصفات HDMI بنقل النطاق الديناميكي وإتقان InfoFrame من خلال دفق HDMI الإضافي. في العرض التوضيحي ، تدعم كتلة Auxiliary Packet Generator إدخال HDR. تحتاج فقط إلى تنسيق حزمة HDR InfoFrame المقصودة كما هو محدد في جدول قائمة إشارة الوحدة النمطية ويحدث إدراج HDR InfoFrame مرة واحدة كل إطار فيديو.
في هذا المثال السابقample التكوين ، في الحالات التي يشتمل فيها الدفق الإضافي الوارد بالفعل على HDR InfoFrame ، يتم تصفية محتوى HDR المتدفق. تتجنب التصفية إرسال إطارات معلومات HDR المتضاربة وتضمن أن القيم المحددة فقط في HDR Sampلو يتم استخدام وحدة البيانات.
الشكل 11. ارتباط RX-TX مع النطاق الديناميكي وإتقان إدراج إطار InfoFrame
يوضح الشكل مخطط كتلة ارتباط RX-TX بما في ذلك النطاق الديناميكي وإدراج إتقان InfoFrame في الدفق الإضافي الأساسي HDMI TX.إنتل HDMI Arria 10 FPGA IP Design Example - المدى الديناميكيالجدول 12. إشارات كتلة إدخال البيانات المساعدة (aux_retransmit)

إشارة اتجاه عرض

وصف
الساعة وإعادة التعيين
كلك مدخل 1 إدخال الساعة. يجب توصيل هذه الساعة بساعة الفيديو.
إعادة ضبط مدخل 1 إعادة تعيين الإدخال.

إشارات الحزمة المساعدة
tx_aux_data الناتج 72 خرج حزمة TX المساعدة من معدد الإرسال.
tx_aux_valid الناتج 1
tx_aux_ready الناتج 1
tx_aux_sop الناتج 1
tx_aux_eop الناتج 1
rx_aux_data مدخل 72 تم تمرير بيانات RX المساعدة إلى وحدة مرشح الحزمة قبل الدخول إلى معدد الإرسال.
rx_aux_valid مدخل 1
rx_aux_sop مدخل 1
rx_aux_eop مدخل 1
إشارة التحكم
hdmi_tx_vsync مدخل 1 مزامنة فيديو HDMI TX. يجب أن تكون هذه الإشارة متزامنة مع مجال ساعة سرعة الارتباط. يقوم النواة بإدخال HDR InfoFrame إلى التدفق الإضافي عند الحافة الصاعدة لهذه الإشارة

الجدول 13. وحدات بيانات HDR (altera_hdmi_hdr_infoframe) إشارات

إشارة

 اتجاه عرض

وصف
ح ب 0 الناتج 8 بايت الرأس 0 من النطاق الديناميكي وإتقان InfoFrame: كود نوع InfoFrame.
ح ب 1 الناتج 8 بايت الرأس 1 من النطاق الديناميكي وإتقان InfoFrame: رقم إصدار InfoFrame.
ح ب 2 الناتج 8 بايت الرأس 2 من النطاق الديناميكي وإتقان InfoFrame: طول InfoFrame.
pb مدخل 224 بايت بيانات النطاق الديناميكي وإتقان InfoFrame.

الجدول 14. النطاق الديناميكي وإتقان حقول البت لحزمة بيانات InfoFrame

بت فيلد

 تعريف

البيانات الوصفية الثابتة من النوع 1
7:0 بايت البيانات 1: {5'h0، EOTF [2: 0]}
15:8 بايت البيانات 2: {5'h0، Static_Metadata_Descriptor_ID [2: 0]}
23:16 بايت البيانات 3: Static_Metadata_Descriptor display_primaries_x [0] ، LSB
31:24 بايت البيانات 4: Static_Metadata_Descriptor display_primaries_x [0] ، MSB
39:32 بايت البيانات 5: Static_Metadata_Descriptor display_primaries_y [0] ، LSB
47:40 بايت البيانات 6: Static_Metadata_Descriptor display_primaries_y [0] ، MSB
55:48 بايت البيانات 7: Static_Metadata_Descriptor display_primaries_x [1] ، LSB
63:56 بايت البيانات 8: Static_Metadata_Descriptor display_primaries_x [1] ، MSB
71:64 بايت البيانات 9: Static_Metadata_Descriptor display_primaries_y [1] ، LSB
79:72 بايت البيانات 10: Static_Metadata_Descriptor display_primaries_y [1] ، MSB
87:80 بايت البيانات 11: Static_Metadata_Descriptor display_primaries_x [2] ، LSB
95:88 بايت البيانات 12: Static_Metadata_Descriptor display_primaries_x [2] ، MSB
103:96 بايت البيانات 13: Static_Metadata_Descriptor display_primaries_y [2] ، LSB
111:104 بايت البيانات 14: Static_Metadata_Descriptor display_primaries_y [2] ، MSB
119:112 بايت البيانات 15: Static_Metadata_Descriptor white_point_x ، LSB
127:120 بايت البيانات 16: Static_Metadata_Descriptor white_point_x ، MSB
135:128 بايت البيانات 17: Static_Metadata_Descriptor white_point_y، LSB
143:136 بايت البيانات 18: Static_Metadata_Descriptor white_point_y، MSB
151:144 بايت البيانات 19: Static_Metadata_Descriptor max_display_mastering_luminance ، LSB
159:152 بايت البيانات 20: Static_Metadata_Descriptor max_display_mastering_luminance ، MSB
167:160 بايت البيانات 21: Static_Metadata_Descriptor min_display_mastering_luminance ، LSB
175:168 بايت البيانات 22: Static_Metadata_Descriptor min_display_mastering_luminance ، MSB
183:176 بايت البيانات 23: Static_Metadata_Descriptor الحد الأقصى لمستوى ضوء المحتوى ، LSB
191:184 بايت البيانات 24: Static_Metadata_Descriptor الحد الأقصى لمستوى ضوء المحتوى ، MSB
199:192 بايت البيانات 25: Static_Metadata_Descriptor الحد الأقصى لمتوسط ​​مستوى الضوء للإطار ، LSB
207:200 بايت البيانات 26: Static_Metadata_Descriptor الحد الأقصى لمستوى متوسط ​​الإطار ، MSB
215:208 محجوز
223:216 محجوز

تعطيل إدراج وتصفية HDR
يتيح لك تعطيل إدراج HDR والمرشح التحقق من إعادة إرسال محتوى HDR المتاح بالفعل في الدفق الإضافي المصدر دون أي تعديل في تصميم RX-TX Retransmit exampليه.
لتعطيل إدراج وتصفية HDR InfoFrame:

  1. اضبط block_ext_hdr_infoframe على 1'b0 في ملف rxtx_link.v file لمنع تصفية HDR InfoFrame من التدفق الإضافي.
  2. تعيين المضاعف_in0_valid لمثيل avalon_st_multiplexer في altera_hdmi_aux_hdr.v file إلى 1'b0 لمنع مولد الحزم الإضافي من تكوين وإدخال إطار معلومات HDR إضافي في تيار TX المساعد.

2.7. تدفق برامج التصميم
في تدفق البرنامج الرئيسي للتصميم ، يقوم معالج Nios II بتكوين إعداد TI redriver وتهيئة مسارات TX و RX عند التشغيل.
الشكل 12. تدفق البرامج في البرنامج النصي main.c
إنتل HDMI Arria 10 FPGA IP Design Example - تدفق البرامجينفذ البرنامج حلقة while لرصد تغييرات الحوض والمصدر ، وللاستجابة للتغييرات. قد يقوم البرنامج بتشغيل إعادة تكوين TX وتدريب ارتباط TX والبدء في نقل الفيديو.
الشكل 13. مخطط انسيابي لتهيئة مسار الإرسال يقوم بتهيئة مسار TXإنتل HDMI Arria 10 FPGA IP Design Exampلو - مخطط انسيابيالشكل 14. مخطط انسيابي لتهيئة مسار الاستلامإنتل HDMI Arria 10 FPGA IP Design Exampلو - مخطط انسيابي 1الشكل 15. إعادة تكوين TX ومخطط انسيابي للتدريب على الارتباطإنتل HDMI Arria 10 FPGA IP Design Exampلو - مخطط انسيابي 2الشكل 16. ربط تدريب LTS: العملية 3 في مخطط انسيابي لمعدل FRL محددإنتل HDMI Arria 10 FPGA IP Design Exampلو - مخطط انسيابي 3الشكل 17. مخطط انسيابي لإرسال فيديو HDMI TXإنتل HDMI Arria 10 FPGA IP Design Exampلو - مخطط انسيابي 42.8. تشغيل التصميم بمعدلات FRL مختلفة
يمكنك تشغيل التصميم الخاص بك بمعدلات FRL مختلفة ، بخلاف معدل FRL الافتراضي للحوض الخارجي.
لتشغيل التصميم بمعدلات FRL مختلفة:

  1. قم بتبديل مفتاح user_dipsw0 الموجود على اللوحة إلى وضع التشغيل.
  2. افتح غلاف أوامر Nios II ، ثم اكتب nios2-terminal
  3. أدخل الأوامر التالية واضغط على Enter للتنفيذ.
يأمر

وصف
h اعرض قائمة المساعدة.
r0 قم بتحديث قدرة RX القصوى على FRL إلى معدل FRL 0 (TMDS فقط).
r1 قم بتحديث قدرة RX القصوى FRL إلى معدل FRL 1 (3 جيجابت في الثانية).
r2 قم بتحديث قدرة RX القصوى على FRL إلى معدل FRL 2 (6 جيجابت في الثانية ، 3 ممرات).
r3 قم بتحديث قدرة RX القصوى على FRL إلى معدل FRL 3 (6 جيجابت في الثانية ، 4 ممرات).
r4 قم بتحديث قدرة RX القصوى FRL إلى معدل FRL 4 (8 جيجابت في الثانية).
r5 قم بتحديث قدرة RX القصوى FRL إلى معدل FRL 5 (10 جيجابت في الثانية).
r6 قم بتحديث قدرة RX القصوى FRL إلى معدل FRL 6 (12 جيجابت في الثانية).
t1 يقوم TX بتكوين معدل الارتباط بمعدل FRL 1 (3 جيجابت في الثانية).
t2 يقوم TX بتكوين معدل الارتباط بمعدل FRL 2 (6 جيجابت في الثانية ، 3 ممرات).
t3 يقوم TX بتكوين معدل الارتباط بمعدل FRL 3 (6 جيجابت في الثانية ، 4 ممرات).
t4 يقوم TX بتكوين معدل الارتباط بمعدل FRL 4 (8 جيجابت في الثانية).
t5 يقوم TX بتكوين معدل الارتباط بمعدل FRL 5 (10 جيجابت في الثانية).
t6 يقوم TX بتكوين معدل الارتباط بمعدل FRL 6 (12 جيجابت في الثانية).

2.9. مخطط تسجيل الوقت
يوضح مخطط التوقيت مجالات الساعة في تصميم HDMI Intel FPGA IP السابقampليه.
الشكل 18. مثال على تصميم HDMI 2.1ample نظام تسجيل الوقتإنتل HDMI Arria 10 FPGA IP Design Example - نظام تسجيل الوقتالجدول 15. إشارات مخطط التوقيت

ساعة

 اسم الإشارة في التصميم

وصف
ساعة الإدارة mgmt_clk ساعة تشغيل مجانية 100 ميجاهرتز لهذه المكونات:
• واجهات Avalon-MM لإعادة التكوين
- نطاق التردد المطلوب بين 100-125 ميجاهرتز.
• PHY إعادة تعيين تحكم لتسلسل إعادة تعيين جهاز الإرسال والاستقبال
- نطاق التردد المطلوب بين 1 و 500 ميجاهرتز.
• إعادة تكوين IOPLL
- أقصى تردد على مدار الساعة هو 100 ميجا هرتز.
• إدارة إعادة تكوين RX
• إدارة TX Reconfiguration
• وحدة المعالجة المركزية
• I2C ماستر
ساعة I2C i2c_clk مدخل ساعة 100 ميجاهرتز يعمل على تشغيل I2C التابع ، والمخازن المؤقتة للإخراج ، وسجلات SCDC ، وعملية التدريب على الارتباط في قلب HDMI RX ، وذاكرة الوصول العشوائي EDID.
TX PLL الساعة المرجعية 0 tx_tmds_clk الساعة المرجعية 0 إلى TX PLL. تردد الساعة هو نفسه تردد ساعة TMDS المتوقع من قناة ساعة HDMI TX TMDS. تُستخدم هذه الساعة المرجعية في وضع TMDS.
لهذا التصميم HDMI على سبيل المثالample ، هذه الساعة متصلة بساعة RX TMDS لغرض العرض التوضيحي. في التطبيق الخاص بك ، تحتاج إلى تزويد ساعة مخصصة بتردد ساعة TMDS من مذبذب قابل للبرمجة للحصول على أداء تشويش أفضل.
ملحوظة: لا تستخدم دبوس RX لجهاز الإرسال والاستقبال كساعة مرجعية TX PLL. سيفشل تصميمك في الملاءمة إذا قمت بوضع مرجع HDMI TX على دبوس RX.
TX PLL الساعة المرجعية 1 txfpll_refclk1 / rxphy_cdr_refclk1 الساعة المرجعية إلى TX PLL و RX CDR ، وكذلك IOPLL لـ vid_clk. تردد الساعة 100 ميجا هرتز.
الساعة التسلسلية TX PLL tx_bonding_clocks تم إنشاء الساعة التسلسلية السريعة بواسطة TX PLL. يتم ضبط تردد الساعة بناءً على معدل البيانات.
TX خرج على مدار الساعة جهاز الإرسال والاستقبال tx_clk تم استرداد الساعة من جهاز الإرسال والاستقبال ، ويختلف التردد اعتمادًا على معدل البيانات والرموز لكل ساعة.
تردد خروج جهاز الإرسال والاستقبال TX = معدل بيانات جهاز الإرسال والاستقبال / عرض جهاز الإرسال والاستقبال
لهذا التصميم HDMI على سبيل المثالample ، ساعة الإرسال والاستقبال TX التي تخرج من القناة 0 تعمل على مدار الساعة المرجعية لجهاز الإرسال والاستقبال TX (tx_coreclkin) ، وسرعة الارتباط IOPLL (pll_hdmi) ، والساعة المرجعية للفيديو و FRL IOPLL (pll_vid_frl).
ساعة الفيديو tx_vid_clk / rx_vid_clk ساعة الفيديو إلى TX و RX core. تعمل الساعة بتردد ثابت يبلغ 225 ميجاهرتز.
TX / RX FRL Clock tx_frl_clk / rx_frl_clk ساعة FRL لنواة TX و RX.
ساعة RX TMDS rx_tmds_clk قناة ساعة TMDS من موصل HDMI RX وتتصل بـ IOPLL لتوليد الساعة المرجعية لساعة CDR المرجعية 0. يستخدم النواة هذه الساعة عندما تكون في وضع TMDS.
الساعة المرجعية RX CDR 0 rxphy_cdr_refclk0 الساعة المرجعية 0 إلى RX CDR. هذه الساعة مشتقة من ساعة RX TMDS. يتراوح تردد ساعة RX TMDS من 25 ميجاهرتز إلى 340 ميجاهرتز بينما يبلغ الحد الأدنى لتردد الساعة المرجعية RX CDR 50 ميجاهرتز.
يتم استخدام IOPLL لتوليد تردد 5 ساعات لساعة TMDS بين 25 ميجاهرتز إلى 50 ميجاهرتز وتوليد نفس تردد الساعة لساعة TMDS بين 50 ميجاهرتز - 340 ميجاهرتز.
خرج ساعة جهاز الإرسال والاستقبال RX rx_clk تم استرداد ساعة الخروج من جهاز الإرسال والاستقبال ، ويختلف التردد اعتمادًا على معدل البيانات وعرض جهاز الإرسال والاستقبال.
تردد خرج ساعة جهاز الإرسال والاستقبال RX = معدل بيانات جهاز الإرسال والاستقبال / عرض جهاز الإرسال والاستقبال
لهذا التصميم HDMI على سبيل المثالample ، ساعة جهاز الإرسال والاستقبال RX الخارجة من القناة 1 ساعات المدخلات الأساسية لجهاز الإرسال والاستقبال RX (rx_coreclkin) والساعة المرجعية FRL IOPLL (pll_frl).

2.10 إشارات الواجهة
تسرد الجداول إشارات تصميم HDMI على سبيل المثالample مع تمكين FRL.
الجدول 16. إشارات المستوى الأعلى

إشارة

 اتجاه عرض

وصف
إشارة المذبذب على متن الطائرة
clk_fpga_b3_p مدخل 1 ساعة تشغيل مجانية 100 ميجا هرتز للساعة المرجعية الأساسية.
المرجع مدخل 1 ساعة تشغيل مجانية 100 ميجا هرتز للساعة المرجعية لجهاز الإرسال والاستقبال.
أزرار دفع المستخدم ومصابيح LED
user_pb مدخل 3 اضغط على الزر للتحكم في وظيفة تصميم HDMI Intel FPGA IP.
cpu_resetn مدخل 1 إعادة تعيين العالمية.
user_led_g الناتج 8 شاشة LED خضراء.
ارجع إلى إعداد الأجهزة في الصفحة 48 لمزيد من المعلومات حول وظائف LED.
user_dipsw مدخل 1 مفتاح DIP المحدد من قبل المستخدم.
ارجع إلى إعداد الأجهزة في الصفحة 48 لمزيد من المعلومات حول وظائف مفتاح DIP.
دبابيس بطاقة ابنة HDMI FMC على منفذ FMC ب
fmcb_gbtclk_m2c_p_0 مدخل 1 ساعة HDMI RX TMDS.
fmcb_dp_m2c_p مدخل 4 ساعة HDMI RX وقنوات بيانات حمراء وخضراء وزرقاء.
fmcb_dp_c2m_p الناتج 4 ساعة HDMI TX وقنوات بيانات حمراء وخضراء وزرقاء.
fmcb_la_rx_p_9 مدخل 1 كشف طاقة HDMI RX + 5 فولت.
fmcb_la_rx_p_8 الناتج 1 كشف المكونات الساخنة HDMI RX.
fmcb_la_rx_n_8 مدخل 1 HDMI RX I2C SDA لـ DDC و SCDC.
fmcb_la_tx_p_10 مدخل 1 HDMI RX I2C SCL لـ DDC و SCDC.
fmcb_la_tx_p_12 مدخل 1 كشف المكونات الساخنة HDMI TX.
fmcb_la_tx_n_12 مدخل 1 HDMI I2C SDA لـ DDC و SCDC.
fmcb_la_rx_p_10 مدخل 1 HDMI I2C SCL لـ DDC و SCDC.
fmcb_la_tx_n_9 مدخل 1 HDMI I2C SDA للتحكم في redriver.
fmcb_la_rx_p_11 مدخل 1 HDMI I2C SCL للتحكم في redriver.
fmcb_la_tx_n_13 الناتج 1 HDMI TX + 5 فولت
ملحوظة: متاح فقط عندما مراجعة بطاقة ابنة Bitec HDMI 9 تم تحديده.

الجدول 17. إشارات المستوى الأعلى HDMI RX

إشارة اتجاه عرض وصف
الساعة وإعادة ضبط الإشارات
mgmt_clk مدخل 1 إدخال ساعة النظام (100 ميجا هرتز).
إعادة ضبط مدخل 1 إدخال إعادة تعيين النظام.
rx_tmds_clk مدخل 1 ساعة HDMI RX TMDS.
i2c_clk مدخل 1 مدخلات الساعة لواجهة DDC و SCDC.
الساعة وإعادة ضبط الإشارات
rxphy_cdr_refclk1 مدخل 1 إدخال الساعة للساعة المرجعية RX CDR 1. تردد الساعة هو 100 ميجا هرتز.
rx_vid_clk الناتج 1 إخراج ساعة الفيديو.
sys_init الناتج 1 تهيئة النظام لإعادة ضبط النظام عند التشغيل.
جهاز الإرسال والاستقبال RX وإشارات IOPLL
rxpll_tmds_locked الناتج 1 يشير إلى أن ساعة TMDS IOPLL مؤمنة.
rxpll_frl_locked الناتج 1 يشير إلى أن ساعة FRL IOPLL مؤمنة.
rxphy_serial_data مدخل 4 بيانات تسلسلية HDMI إلى RX Native PHY.
rxphy_ready الناتج 1 يشير إلى أن RX Native PHY جاهز.
rxphy_cal_busy_raw الناتج 4 معايرة RX الأصلية PHY مشغولة بحكم جهاز الإرسال والاستقبال.
rxphy_cal_busy_gate مدخل 4 معايرة إشارة مشغول من حكم جهاز الإرسال والاستقبال إلى RX Native PHY.
rxphy_rcfg_slave_write مدخل 4 إعادة تكوين جهاز الإرسال والاستقبال واجهة Avalon المعينة للذاكرة من RX Native PHY إلى حكم جهاز الإرسال والاستقبال.
rxphy_rcfg_slave_read مدخل 4
rxphy_rcfg_slave_address مدخل 40
rxphy_rcfg_slave_writedata مدخل 128
rxphy_rcfg_slave_readdata الناتج 128
rxphy_rcfg_slave_waitrequest الناتج 4
إدارة إعادة تكوين RX
rxphy_rcfg_busy الناتج 1 إعادة تكوين RX إشارة مشغول.
rx_tmds_freq الناتج 24 قياس تردد ساعة HDMI RX TMDS (في 10 مللي ثانية).
rx_tmds_freq_valid الناتج 1 يشير إلى أن قياس تردد ساعة RX TMDS صحيح.
rxphy_os الناتج 1 المبالغampعامل لينغ:
• 0: 1x المبالغ الزائدةampلينغ
• 1: 5 × زيادةampلينغ
rxphy_rcfg_master_write الناتج 1 إدارة إعادة تكوين RX واجهة Avalon المعينة للذاكرة لمحكم جهاز الإرسال والاستقبال.
rxphy_rcfg_master_read الناتج 1
rxphy_rcfg_master_address الناتج 12
rxphy_rcfg_master_writedata الناتج 32
rxphy_rcfg_master_readdata مدخل 32
rxphy_rcfg_master_waitrequest مدخل 1
إشارات HDMI RX الأساسية
rx_vid_clk_locked مدخل 1 يشير إلى أن vid_clk مستقر.
rxcore_frl_rate الناتج 4 يشير إلى معدل FRL الذي يعمل به قلب RX.
• 0: الوضع القديم (TMDS)
• 1: 3 جيجابت في الثانية 3 ممرات
• 2: 6 جيجابت في الثانية 4 ممرات
• 3: 6 جيجابت في الثانية 4 ممرات
• 4: 8 جيجابت في الثانية 4 ممرات
• 5: 10 جيجابت في الثانية 4 ممرات
• 6: 12 جيجابت في الثانية 4 ممرات
• 7-15: محجوز
rxcore_frl_locked الناتج 4 يشير كل بت إلى الممر المحدد الذي حقق قفل FRL. يتم قفل FRL عندما ينجح قلب RX في إجراء المحاذاة ، والانحراف ، وتحقيق قفل الممر.
• بالنسبة للوضع ثلاثي الممرات ، يتحقق قفل الممر عندما يتلقى قلب RX إعادة تعيين Scrambler (SR) أو Start-Super-Block (SSB) لكل 3 حرف FRL لمدة 680 مرات على الأقل.
• بالنسبة للوضع ثلاثي الممرات ، يتحقق قفل الممر عندما يتلقى قلب RX إعادة تعيين Scrambler (SR) أو Start-Super-Block (SSB) لكل 4 حرف FRL لمدة 510 مرات على الأقل.
rxcore_frl_ffe_levels الناتج 4 يتوافق مع بتة المستوى FFE في بتة التسجيل SCDC 0x31 [7: 4] في قلب RX.
rxcore_frl_flt_ready مدخل 1 يؤكّد على الإشارة إلى أن RX جاهز لبدء عملية تدريب الارتباط. عند التأكيد ، يتم التأكيد أيضًا على بت FLT_ready في سجل SCDC 0x40 بت 6.
rxcore_frl_src_test_config مدخل 8 يحدد تكوينات اختبار المصدر. تتم كتابة القيمة في سجل تكوين اختبار SCDC في سجل SCDC 0x35.
rxcore_tbcr الناتج 1 يشير إلى نسبة بت إلى الساعة TMDS ؛ يتوافق مع تسجيل TMDS_Bit_Clock_Ratio في سجل SCDC 0x20 بت 1.
• عند التشغيل في وضع HDMI 2.0 ، يتم تأكيد هذا البت. يشير إلى نسبة بت TMDS إلى الساعة 40: 1.
• عند التشغيل في HDMI 1.4b ، لا يتم تأكيد هذا البت. يشير إلى نسبة بت TMDS إلى الساعة 10: 1.
• هذا البت غير مستخدم في وضع FRL.
rxcore_scrambler_enable الناتج 1 يشير إلى ما إذا كانت البيانات المستلمة مختلطة ؛ يتوافق مع حقل Scrambling_Enable في سجل SCDC 0x20 bit 0.
rxcore_audio_de الناتج 1 واجهات الصوت HDMI RX الأساسية
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
rxcore_audio_data الناتج 256
rxcore_audio_info_ai الناتج 48
rxcore_audio_N الناتج 20
rxcore_audio_CTS الناتج 20
rxcore_audio_metadata الناتج 165
rxcore_audio_format الناتج 5
rxcore_aux_pkt_data الناتج 72 واجهات HDMI RX الأساسية المساعدة
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
rxcore_aux_pkt_addr الناتج 6
rxcore_aux_pkt_wr الناتج 1
rxcore_aux_data الناتج 72
rxcore_aux_sop الناتج 1
rxcore_aux_eop الناتج 1
rxcore_aux_valid الناتج 1
rxcore_aux_error الناتج 1
rxcore_gcp الناتج 6 إشارات النطاق الجانبي الأساسية HDMI RX
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
rxcore_info_avi الناتج 123
rxcore_info_vsi الناتج 61
rxcore_locked الناتج 1 منافذ الفيديو HDMI RX الأساسية
ملاحظة: ن = بكسل لكل ساعة
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
rxcore_vid_data الناتج N*48
rxcore_vid_vsync الناتج N
rxcore_vid_hsync الناتج N
rxcore_vid_de الناتج N
rxcore_vid_valid الناتج 1
rxcore_vid_lock الناتج 1
rxcore_mode الناتج 1 تحكم HDMI RX الأساسي ومنافذ الحالة.
ملاحظة: ن = رموز لكل ساعة
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
rxcore_ctrl الناتج N*6
rxcore_color_ Deep_sync الناتج 2
hdmi_5v_detect مدخل 1 كشف HDMI RX 5V واكتشاف قابس التوصيل. الرجوع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
hdmi_rx_hpd الناتج 1
rx_hpd_trigger مدخل 1
I2إشارات ج
hdmi_rx_i2c_sda مدخل 1 واجهة HDMI RX DDC و SCDC.
hdmi_rx_i2c_scl مدخل 1
إشارات ذاكرة الوصول العشوائي RX EDID
edid_ram_access مدخل 1 واجهة وصول HDMI RX EDID RAM.
edid_ram_address مدخل 8 قم بتأكيد edid_ram_access عندما تريد الكتابة أو القراءة من ذاكرة الوصول العشوائي EDID ، وإلا يجب أن تظل هذه الإشارة منخفضة.
عندما تقوم بتأكيد edid_ram_access ، تتلاشى إشارة التوصيل السريع للسماح بالكتابة أو القراءة إلى ذاكرة الوصول العشوائي EDID. عند اكتمال الوصول إلى EDID RAM ، يجب عليك إلغاء تأكيد edid_ram_assess وتأكيد إشارة hotplug. سيقرأ المصدر EDID الجديد بسبب تبديل إشارة التوصيل السريع.
edid_ram_write مدخل 1
edid_ram_read مدخل 1
edid_ram_readdata الناتج 8
edid_ram_writedata مدخل 8
edid_ram_waitrequest الناتج 1

الجدول 18- إشارات المستوى الأعلى HDMI TX

إشارة اتجاه عرض وصف
الساعة وإعادة ضبط الإشارات
mgmt_clk مدخل 1 إدخال ساعة النظام (100 ميجا هرتز).
إعادة ضبط مدخل 1 إدخال إعادة تعيين النظام.
tx_tmds_clk مدخل 1 ساعة HDMI RX TMDS.
txfpll_refclk1 مدخل 1 إدخال الساعة للساعة المرجعية TX PLL 1. تردد الساعة هو 100 ميجا هرتز.
tx_vid_clk الناتج 1 إخراج ساعة الفيديو.
tx_frl_clk الناتج 1 خرج ساعة FRL.
sys_init مدخل 1 تهيئة النظام لإعادة ضبط النظام عند التشغيل.
tx_init_done مدخل 1 تهيئة TX لإعادة ضبط واجهة إعادة تكوين كتلة إدارة إعادة تكوين الإرسال والاستقبال.
TX جهاز الإرسال والاستقبال وإشارات IOPLL
txpl_frl_locked الناتج 1 يشير إلى ساعة سرعة الارتباط و IOPLL على مدار الساعة FRL مؤمن.
txfpll_locked الناتج 1 يشير إلى أن TX PLL مؤمن.
txphy_serial_data الناتج 4 بيانات تسلسلية HDMI من TX Native PHY.
txphy_ready الناتج 1 يشير إلى أن TX Native PHY جاهزة.
txphy_cal_busy الناتج 1 TX Native PHY معايرة إشارة مشغول.
txphy_cal_busy_raw الناتج 4 معايرة إشارة مشغول إلى حكم جهاز الإرسال والاستقبال.
txphy_cal_busy_gate مدخل 4 معايرة إشارة مشغول من حكم جهاز الإرسال والاستقبال إلى TX Native PHY.
txphy_rcfg_busy الناتج 1 يشير إلى أن إعادة تكوين TX PHY قيد التقدم.
txphy_rcfg_slave_write مدخل 4 إعادة تكوين جهاز الإرسال والاستقبال واجهة Avalon المعينة للذاكرة من TX Native PHY إلى حكم جهاز الإرسال والاستقبال.
txphy_rcfg_slave_read مدخل 4
txphy_rcfg_slave_address مدخل 40
txphy_rcfg_slave_writedata مدخل 128
txphy_rcfg_slave_readdata الناتج 128
txphy_rcfg_slave_waitrequest الناتج 4
TX Reconfiguration Management (إدارة إعادة تكوين TX)
tx_tmds_freq مدخل 24 قيمة تردد ساعة HDMI TX TMDS (في 10 مللي ثانية).
tx_os الناتج 2 المبالغampعامل لينغ:
• 0: 1x المبالغ الزائدةampلينغ
• 1: 2 × زيادةampلينغ
• 2: 8x المبالغ الزائدةampلينغ
txphy_rcfg_master_write الناتج 1 إدارة إعادة تكوين TX واجهة أفالون المعينة للذاكرة لمحكم جهاز الإرسال والاستقبال.
txphy_rcfg_master_read الناتج 1
txphy_rcfg_master_address الناتج 12
txphy_rcfg_master_writedata الناتج 32
txphy_rcfg_master_readdata مدخل 32
txphy_rcfg_master_waitrequest مدخل 1
tx_reconfig_done الناتج 1 يشير إلى اكتمال عملية إعادة تكوين TX.
إشارات HDMI TX الأساسية
tx_vid_clk_locked مدخل 1 يشير إلى أن vid_clk مستقر.
txcore_ctrl مدخل N*6 واجهات التحكم الأساسية HDMI TX.
ملاحظة: ن = بكسل لكل ساعة
ارجع إلى واجهات المصدر قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
txcore_mode مدخل 1
txcore_audio_de مدخل 1 واجهات الصوت الأساسية HDMI TX.
ارجع إلى واجهات المصدر قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
txcore_audio_mute مدخل 1
txcore_audio_data مدخل 256
txcore_audio_info_ai مدخل 49
txcore_audio_N مدخل 20
txcore_audio_CTS مدخل 20
txcore_audio_metadata مدخل 166
txcore_audio_format مدخل 5
txcore_aux_ready الناتج 1 واجهات HDMI TX الأساسية.
ارجع إلى واجهات المصدر قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
txcore_aux_data مدخل 72
txcore_aux_sop مدخل 1
txcore_aux_eop مدخل 1
txcore_aux_valid مدخل 1
txcore_gcp مدخل 6 إشارات النطاق الجانبي الأساسية HDMI TX.
ارجع إلى واجهات المصدر قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
txcore_info_avi مدخل 123
txcore_info_vsi مدخل 62
txcore_i2c_master_write مدخل 1 واجهة TX I2C Master Avalon المعينة للذاكرة إلى I2C master داخل قلب TX.
ملحوظة: هذه الإشارات متاحة فقط عند تشغيل تشمل I2C المعلمة.
txcore_i2c_master_read مدخل 1
txcore_i2c_master_address مدخل 4
txcore_i2c_master_writedata مدخل 32
txcore_i2c_master_readdata الناتج 32
txcore_vid_data مدخل N*48 منافذ الفيديو HDMI TX الأساسية.
ملاحظة: ن = بكسل لكل ساعة
إيه إلى واجهات المصدر قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
txcore_vid_vsync مدخل N
txcore_vid_hsync مدخل N
txcore_vid_de مدخل N
txcore_vid_ready الناتج 1
txcore_vid_overflow الناتج 1
txcore_vid_valid مدخل 1
txcore_frl_rate مدخل 4 واجهات تسجيل SCDC.
txcore_frl_pattern مدخل 16
txcore_frl_start مدخل 1
txcore_scrambler_enable مدخل 1
txcore_tbcr مدخل 1
I2إشارات ج
nios_tx_i2c_sda_in الناتج 1 واجهة TX I2C الرئيسية لـ SCDC و DDC من معالج Nios II إلى المخزن المؤقت للإخراج.
ملحوظة: إذا قمت بتشغيل ملف تشمل I2C المعلمة ، سيتم وضع هذه الإشارات داخل TX الأساسية ولن تكون مرئية على هذا المستوى.
nios_tx_i2c_scl_in الناتج 1
nios_tx_i2c_sda_oe مدخل 1
nios_tx_i2c_scl_oe مدخل 1
nios_ti_i2c_sda_in الناتج 1 واجهة TX I2C Master من معالج Nios II إلى المخزن المؤقت للإخراج للتحكم في TI redriver على بطاقة ابنة Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in الناتج 1
nios_ti_i2c_sda_oe مدخل 1
nios_ti_i2c_scl_oe مدخل 1
hdmi_tx_i2c_sda مدخل 1 واجهات TX I2C لواجهات SCDC و DDC من المخزن المؤقت للإخراج إلى موصل HDMI TX.
hdmi_tx_i2c_scl مدخل 1
hdmi_tx_ti_i2c_sda مدخل 1 واجهات TX I2C من مخزن الإخراج إلى redriver TI على بطاقة ابنة Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl مدخل 1
tx_hpd_req الناتج 1 HDMI TX hotplug يكتشف الواجهات.
hdmi_tx_hpd_n مدخل 1

الجدول 19. إشارات الحكم جهاز الإرسال والاستقبال

إشارة اتجاه عرض

وصف
كلك مدخل 1 ساعة إعادة التكوين. يجب أن تشترك هذه الساعة في نفس الساعة مع كتل إدارة إعادة التكوين.
إعادة ضبط مدخل 1 إعادة ضبط الإشارة. يجب أن تشارك عملية إعادة التعيين هذه نفس إعادة التعيين مع كتل إدارة إعادة التكوين.
rx_rcfg_ar مدخل 1 إعادة تكوين RX تمكن الإشارة.
tx_rcfg_ar مدخل 1 إعادة تكوين TX تمكين الإشارة.
rx_rcfg_ch مدخل 2 يشير إلى القناة التي سيتم إعادة تكوينها في قلب RX. يجب أن تظل هذه الإشارة مؤكدة دائمًا.
tx_rcfg_ch مدخل 2 يشير إلى القناة التي سيتم إعادة تكوينها على TX core. يجب أن تظل هذه الإشارة مؤكدة دائمًا.
rx_reconfig_mgmt_write مدخل 1 إعادة تكوين واجهات Avalon المعينة للذاكرة من إدارة إعادة تكوين RX.
rx_reconfig_mgmt_read مدخل 1
rx_reconfig_mgmt_address مدخل 10
rx_reconfig_mgmt_writedata مدخل 32
rx_reconfig_mgmt_readdata الناتج 32
rx_reconfig_mgmt_waitrequest الناتج 1
tx_reconfig_mgmt_write مدخل 1 إعادة تكوين واجهات Avalon المعينة للذاكرة من إدارة إعادة تكوين TX.
tx_reconfig_mgmt_read مدخل 1
tx_reconfig_mgmt_address مدخل 10
tx_reconfig_mgmt_writedata مدخل 32
tx_reconfig_mgmt_readdata الناتج 32
tx_reconfig_mgmt_waitrequest الناتج 1
إعادة تكوين الناتج 1 إعادة تكوين واجهات Avalon المعينة للذاكرة لجهاز الإرسال والاستقبال.
إعادة تكوين الناتج 1
إعادة تشكيل الناتج 10
إعادة تكوين البيانات الناتج 32
rx_reconfig_readdata مدخل 32
rx_reconfig_waitrequest مدخل 1
tx_reconfig_readdata مدخل 1
tx_reconfig_waitrequest مدخل 1
rx_cal_busy مدخل 1 إشارة حالة المعايرة من جهاز الإرسال والاستقبال RX.
tx_cal_busy مدخل 1 إشارة حالة المعايرة من جهاز الإرسال والاستقبال TX.
rx_reconfig_cal_busy الناتج 1 إشارة حالة المعايرة إلى جهاز التحكم في إعادة تعيين PHY لجهاز الإرسال والاستقبال RX.
tx_reconfig_cal_busy الناتج 1 إشارة حالة المعايرة من عنصر تحكم إعادة تعيين PHY لجهاز الإرسال والاستقبال TX.

الجدول 20. إشارات ارتباط RX-TX

إشارة اتجاه عرض

وصف
vid_clk مدخل 1 ساعة فيديو HDMI.
rx_vid_lock مدخل 3 يشير إلى حالة قفل فيديو HDMI RX.
rx_vid_valid مدخل 1 واجهات فيديو HDMI RX.
rx_vid_de مدخل N
rx_vid_hsync مدخل N
rx_vid_vsync مدخل N
rx_vid_data مدخل N*48
rx_aux_eop مدخل 1 واجهات HDMI RX الإضافية.
rx_aux_sop مدخل 1
rx_aux_valid مدخل 1
rx_aux_data مدخل 72
tx_vid_de الناتج N واجهات فيديو HDMI TX.
ملاحظة: ن = بكسل لكل ساعة
tx_vid_hsync الناتج N
tx_vid_vsync الناتج N
tx_vid_data الناتج ن * 48
tx_vid_valid الناتج 1
tx_vid_ready مدخل 1
tx_aux_eop الناتج 1 واجهات HDMI TX الإضافية.
tx_aux_sop الناتج 1
tx_aux_valid الناتج 1
tx_aux_data الناتج 72
tx_aux_ready مدخل 1

الجدول 21. إشارات نظام مصمم المنصة

إشارة اتجاه عرض

وصف
وحدة المعالجة المركزية_clk_in_clk_clk مدخل 1 ساعة وحدة المعالجة المركزية.
cpu_rst_in_reset_reset مدخل 1 إعادة تعيين وحدة المعالجة المركزية.
edid_ram_slave_translator_avalon_anti_slave_0_address الناتج 8 واجهات الوصول إلى ذاكرة الوصول العشوائي EDID.
edid_ram_slave_translator_avalon_anti_slave_0_write الناتج 1
edid_ram_slave_translator_avalon_anti_slave_0_read الناتج 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata مدخل 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata الناتج 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest مدخل 1
hdmi_i2c_master_i2c_serial_sda_in مدخل 1 واجهات I2C Master من معالج Nios II إلى المخزن المؤقت للإخراج للتحكم في DDC و SCDC.
hdmi_i2c_master_i2c_serial_scl_in مدخل 1
hdmi_i2c_master_i2c_serial_sda_oe الناتج 1
hdmi_i2c_master_i2c_serial_scl_oe الناتج 1
reddriver_i2c_master_i2c_serial_sda_in مدخل 1 واجهات I2C Master من معالج Nios II إلى المخزن المؤقت للإخراج لتكوين إعداد TI redriver.
reddriver_i2c_master_i2c_serial_scl_in مدخل 1
reddriver_i2c_master_i2c_serial_sda_oe الناتج 1
reddriver_i2c_master_i2c_serial_scl_oe الناتج 1
pio_in0_external_connection_export مدخل 32 واجهات إخراج المدخلات المتوازية.
• البت 0: متصل بإشارة user_dipsw للتحكم في وضع عبور EDID.
• البت 1: طلب TX HPD
• البت 2: إرسال واستقبال الإرسال جاهز
• البتات 3: تم إعادة تكوين الإرسال
• البتات 4-7: محجوزة
• بت 8-11: معدل RX FRL
• بت 12: نسبة ساعة بت RX TMDS
• البتات 13-16: قفل RX FRL
• بت 17-20: مستويات RX FFE
• بت 21: تم قفل محاذاة الاستلام
إشارة اتجاه عرض وصف
• بت 22: قفل فيديو RX
• البت 23: زر ضغط المستخدم 2 لقراءة سجلات SCDC من الحوض الخارجي
• البتات 24-31: محجوزة
pio_out0_external_connection_export الناتج 32 واجهات إخراج المدخلات المتوازية.
• بت 0: TX HPD إقرار
• البت 1: تم تهيئة الإرسال
• البتات 2-7: محجوزة
• البتات 8-11: معدل TX FRL
• البتات 12-27: نمط تدريب ارتباط TX FRL
• بت 28: بدء TX FRL
• البتات 29-31: محجوزة
pio_out1_external_connection_export الناتج 32 واجهات إخراج المدخلات المتوازية.
• بت 0: الوصول إلى ذاكرة الوصول العشوائي RX EDID
• البت 1: RX FLT جاهز
• البتات 2-7: محجوزة
• بت 8-15: تكوين اختبار مصدر RX FRL
• البتات 16-31: محجوزة

2.1. 1. تصميم معلمات RTL
استخدم معلمات HDMI TX و RX Top RTL لتخصيص التصميم على سبيل المثالampليه.
تتوفر معظم معلمات التصميم في ملف مثال على التصميمample علامة التبويب لمحرر معلمات HDMI Intel FPGA IP. لا يزال بإمكانك تغيير التصميم السابقampإعدادات le التي أجريتها في محرر المعلمات من خلال معلمات RTL.
الجدول 22. معلمات HDMI RX العلوية

المعلمة

 قيمة

وصف
SUPPORT_DEEP_COLOR • 0: لا لون غامق
• : لون عميق		 يحدد ما إذا كان يمكن للجوهر ترميز تنسيقات ألوان عميقة.
دعم • 0: لا يوجد AUX
• 1: AUX		 يحدد ما إذا كان ترميز القناة المساعدة متضمنًا.
SYMBOLS_PER_CLOCK 8 يدعم 8 رموز لكل ساعة لأجهزة Intel Arria 10.
دعم الصوت • 0: لا يوجد صوت
• 1: الصوت		 يحدد ما إذا كان النواة يمكنه ترميز الصوت.
EDID_RAM_ADDR_WIDTH 8 (القيمة الافتراضية) سجل قاعدة 2 من حجم ذاكرة الوصول العشوائي EDID.
BITEC_DAUGHTER_CARD_REV • 0: عدم استهداف أي بطاقة ابنة Bitec HDMI
• 4: يدعم مراجعة بطاقة ابنة Bitec HDMI 4
• 6: استهداف مراجعة بطاقة ابنة Bitec HDMI 6
• 11: استهداف مراجعة بطاقة ابنة Bitec HDMI 11 (افتراضي)		 يحدد مراجعة بطاقة ابنة Bitec HDMI المستخدمة. عند تغيير المراجعة ، قد يقوم التصميم بتبديل قنوات جهاز الإرسال والاستقبال وعكس القطبية وفقًا لمتطلبات بطاقة ابنة Bitec HDMI. إذا قمت بتعيين معلمة BITEC_DAUGHTER_CARD_REV على 0 ، فلن يقوم التصميم بإجراء أي تغييرات على قنوات جهاز الإرسال والاستقبال والقطبية.
POLARITY_INVERSION • 0: عكس القطبية
• 1: لا تقم بعكس القطبية		 اضبط هذه المعلمة على 1 لعكس قيمة كل بت من بيانات الإدخال. تعيين هذه المعلمة على 1 يعين 4'b1111 إلى منفذ rx_polinv لجهاز الإرسال والاستقبال RX.

الجدول 23. معلمات HDMI TX العلوية

المعلمة

 قيمة

وصف
USE_FPLL 1 يدعم fPLL كـ TX PLL فقط لأجهزة Intel Arria 10. قم دائمًا بتعيين هذه المعلمة على 1.
SUPPORT_DEEP_COLOR • 0: لا لون غامق

• 1: لون عميق

 يحدد ما إذا كان يمكن للجوهر ترميز تنسيقات ألوان عميقة.
دعم • 0: لا يوجد AUX
• 1: مدخل AUX		 يحدد ما إذا كان ترميز القناة المساعدة متضمنًا.
SYMBOLS_PER_CLOCK 8 يدعم 8 رموز لكل ساعة لأجهزة Intel Arria 10.
دعم الصوت • 0: لا يوجد صوت
• 1: الصوت		 يحدد ما إذا كان النواة يمكنه ترميز الصوت.
BITEC_DAUGHTER_CARD_REV • 0: عدم استهداف أي بطاقة ابنة Bitec HDMI
• 4: يدعم مراجعة بطاقة ابنة Bitec HDMI 4
• 6: استهداف مراجعة بطاقة ابنة Bitec HDMI 6
• 11: استهداف مراجعة بطاقة ابنة Bitec HDMI 11 (افتراضي)		 يحدد مراجعة بطاقة ابنة Bitec HDMI المستخدمة. عند تغيير المراجعة ، قد يقوم التصميم بتبديل قنوات جهاز الإرسال والاستقبال وعكس القطبية وفقًا لمتطلبات بطاقة ابنة Bitec HDMI. إذا قمت بتعيين معلمة BITEC_DAUGHTER_CARD_REV على 0 ، فلن يقوم التصميم بإجراء أي تغييرات على قنوات جهاز الإرسال والاستقبال والقطبية.
POLARITY_INVERSION • 0: عكس القطبية
• 1: لا تقم بعكس القطبية		 اضبط هذه المعلمة على 1 لعكس قيمة كل بت من بيانات الإدخال. تعيين هذه المعلمة على 1 يعين 4'b1111 إلى منفذ tx_polinv لجهاز الإرسال والاستقبال TX.

2.12. إعداد الأجهزة
تصميم يدعم HDMI FRL على سبيل المثالample قادر على HDMI 2.1 ويقوم بإجراء عرض توضيحي لدفق فيديو HDMI قياسي.
لتشغيل اختبار الأجهزة ، قم بتوصيل جهاز يدعم HDMI - مثل بطاقة الرسومات بواجهة HDMI - بمدخل حوض HDMI. يدعم التصميم كلاً من مصدر ومغسلة HDMI 2.1 أو HDMI 2.0 / 1.4b.

  1. يقوم حوض HDMI بفك تشفير المنفذ إلى دفق فيديو قياسي وإرساله إلى مركز استعادة الساعة.
  2. يقوم قلب HDMI RX بفك تشفير بيانات الفيديو والمساعدات والصوت ليتم إعادتها مرة أخرى بالتوازي مع جوهر HDMI TX من خلال DCFIFO.
  3. ينقل منفذ مصدر HDMI لبطاقة ابنة FMC الصورة إلى الشاشة.

ملحوظة:
إذا كنت ترغب في استخدام لوحة تطوير Intel FPGA أخرى ، فيجب عليك تغيير تعيينات الجهاز وتخصيصات الدبوس. تم اختبار الإعداد التناظري لجهاز الإرسال والاستقبال لمجموعة تطوير Intel Arria 10 FPGA وبطاقة ابنة Bitec HDMI 2.1. يمكنك تعديل الإعدادات الخاصة باللوحة الخاصة بك.
الجدول 24. زر الضغط على اللوحة ووظائف LED للمستخدم

زر الضغط / LED

وظيفة
cpu_resetn اضغط مرة واحدة لإجراء إعادة تعيين النظام.
user_dipsw مفتاح DIP المحدد من قبل المستخدم لتبديل وضع العبور.
• OFF (الوضع الافتراضي) = العبور
يحصل HDMI RX على FPGA على EDID من الحوض الخارجي ويعرضه على المصدر الخارجي المتصل به.
• تشغيل = يمكنك التحكم في معدل RX الأقصى من FRL من محطة Nios II. يقوم الأمر بتعديل RX EDID من خلال معالجة الحد الأقصى لقيمة معدل FRL.
راجع تشغيل التصميم بأسعار FRL مختلفة في الصفحة 33 لمزيد من المعلومات حول ضبط معدلات FRL المختلفة.
user_pb [0] اضغط مرة واحدة لتبديل إشارة HPD إلى مصدر HDMI القياسي.
user_pb [1] محجوز.
user_pb [2] اضغط مرة واحدة لقراءة سجلات SCDC من الحوض المتصل ببطاقة ابنة Bitec HDMI 2.1 FMC.
ملحوظة: لتمكين القراءة ، يجب عليك تعيين DEBUG_MODE على 1 في البرنامج.
USER_LED [0] RX TMDS على مدار الساعة حالة قفل PLL.
• 0 = مفتوح
• 1 = مغلق
USER_LED [1] حالة استعداد جهاز الإرسال والاستقبال RX.
• 0 = غير جاهز
• 1 = جاهز
USER_LED [2] RX link speed clock PLL و RX video و FRL clock PLL حالة القفل.
• 0 = أيًا من RX clock PLL غير مقفلة
• 1 = كلتا PLLs على مدار الساعة RX مقفولة
USER_LED [3] محاذاة RX HDMI الأساسية وحالة قفل الانحراف.
• 0 = قناة واحدة على الأقل غير مقفلة
• 1 = جميع القنوات مقفلة
USER_LED [4] حالة قفل الفيديو RX HDMI.
• 0 = مفتوح
• 1 = مغلق
USER_LED [5] TX link speed clock PLL و TX video و FRL clock PLL lock status.
• 0 = تم إلغاء تأمين إحدى ساعات TX PLL
• 1 = يتم تأمين كلا من PLL على مدار الساعة TX
USER_LED [6] USER_LED [7] حالة استعداد جهاز الإرسال والاستقبال TX.
• 0 = غير جاهز
• 1 = جاهز
حالة تدريب رابط TX.
• 0 = فشل
• 1 = ناجح

2.13 Testbench المحاكاة
تحاكي طاولة اختبار المحاكاة الاسترجاع التسلسلي لـ HDMI TX إلى قلب RX.
ملحوظة:
منضدة اختبار المحاكاة هذه غير مدعومة للتصاميم مع تمكين معلمة Include I2C.
الشكل 19. مخطط كتلة اختبار محاكاة HDMI Intel FPGA IPإنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 2الجدول 25. مكونات Testbench

عنصر

وصف
فيديو TPG يوفر منشئ نمط اختبار الفيديو (TPG) حافزًا للفيديو.
صوت Sampلو جنرال الصوت sampيوفر le المولد ملفات الصوتampلو التحفيز. يولد المولد نمط بيانات اختبار متزايدًا ليتم إرساله عبر القناة الصوتية.
أوكس سampلو جنرال ال aux sampيوفر le المولد الوحدات المساعدةampلو التحفيز. يولد المولد بيانات ثابتة ليتم إرسالها من المرسل.
فحص CRC يتحقق هذا المدقق مما إذا كان تردد الساعة المسترد لجهاز الإرسال والاستقبال TX يطابق معدل البيانات المطلوب.
فحص بيانات الصوت يقارن فحص البيانات الصوتية ما إذا كان نمط بيانات الاختبار المتزايد قد تم استلامه وفك تشفيره بشكل صحيح.
فحص بيانات Aux يقارن فحص بيانات aux ما إذا كانت بيانات aux المتوقعة قد تم تلقيها وفك تشفيرها بشكل صحيح على جانب المستقبل.

يقوم جدول اختبار محاكاة HDMI بإجراء اختبارات التحقق التالية:

ميزة HDMI

تَحَقّق
بيانات الفيديو • يقوم testbench بتنفيذ فحص CRC على فيديو الإدخال والإخراج.
• يتحقق من قيمة CRC للبيانات المرسلة مقابل CRC المحسوبة في بيانات الفيديو المستلمة.
• يقوم منضدة الاختبار بعد ذلك بإجراء الفحص بعد اكتشاف 4 إشارات V-SYNC مستقرة من جهاز الاستقبال.
البيانات المساعدة • ال aux sampيولد le المولد بيانات ثابتة ليتم إرسالها من المرسل.
• على جانب المستقبل ، يقارن المولد ما إذا كانت البيانات المساعدة المتوقعة قد تم استلامها وفك تشفيرها بشكل صحيح.
البيانات الصوتية • الصوت sampينشئ le المولد نمط بيانات اختبار متزايدًا ليتم إرساله عبر القناة الصوتية.
• على جانب المستقبل ، يقوم مدقق البيانات الصوتية بفحص ومقارنة ما إذا كان نمط بيانات الاختبار المتزايد قد تم استلامه وفك تشفيره بشكل صحيح.

تنتهي المحاكاة الناجحة بالرسالة التالية:
# SYMBOLS_PER_CLOCK = 2
# مركز فيينا الدولي = 4
# فرل_رات = 0
# بي بي بي = 0
# AUDIO_FREQUENCY (كيلوهرتز) = 48
#القناة_الصوتية = 8
# تمريرة المحاكاة
الجدول 26. HDMI Intel FPGA IP Design Example المحاكاة المدعومة

محاكي

 فيريلوج HDL

لغة VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition نعم نعم
VCS / VCS MX نعم نعم
ريفيرا برو نعم نعم
اكسيليوم الموازي نعم لا

2.14. قيود التصميم
تحتاج إلى مراعاة بعض القيود عند إنشاء مثيل لتصميم HDMI 2.1 على سبيل المثالampليه.

  • TX غير قادر على العمل في وضع TMDS عندما يكون في وضع عدم العبور. للاختبار في وضع TMDS ، قم بتبديل مفتاح user_dipsw إلى وضع العبور.
  • يجب أن يخدم معالج Nios II تدريب ارتباط TX حتى الاكتمال دون أي انقطاع من العمليات الأخرى.

2.15. ميزات التصحيح
هذا التصميم السابقampيوفر le بعض ميزات التصحيح لمساعدتك.
2.15.1. رسالة تصحيح البرامج
يمكنك تشغيل رسالة التصحيح في البرنامج لتزويدك بمساعدة وقت التشغيل.
لتشغيل رسالة التصحيح في البرنامج ، اتبع الخطوات التالية:

  1. قم بتغيير DEBUG_MODE إلى 1 في البرنامج النصي global.h.
  2. قم بتشغيل script / build_sw.sh على Nios II Command Shell.
  3. أعد برمجة البرنامج الذي تم إنشاؤه / tx_control / tx_control.elf file عن طريق تشغيل الأمر في Nios II Command Shell:
    nios2-download -r -g software / tx_control / tx_control.elf
  4. قم بتشغيل الأمر الطرفي Nios II على Nios II Command Shell:
    nios2- المحطة

عند تشغيل رسالة التصحيح ، يتم طباعة المعلومات التالية:

  • تتم قراءة إعدادات TI redriver على كل من TX و RX وعرضها مرة واحدة بعد برمجة ELF file.
  • رسالة الحالة لتكوين RX EDID وعملية التوصيل السريع
  • الدقة مع أو بدون معلومات دعم FRL المستخرجة من EDID على الحوض المتصل بـ TX. يتم عرض هذه المعلومات لكل TX hotplug.
  • رسالة الحالة الخاصة بعملية تدريب رابط TX أثناء تدريب رابط TX.

2.15.2. معلومات SCDC من الحوض المتصل بـ TX
يمكنك استخدام هذه الميزة للحصول على معلومات SCDC.

  1. قم بتشغيل الأمر الطرفي Nios II على Nios II Command Shell: nios2-terminal
  2. اضغط على user_pb [2] في مجموعة تطوير Intel Arria 10 FPGA.

يقرأ البرنامج ويعرض معلومات SCDC على الحوض المتصل بـ TX على طرف Nios II.
2.15.3. قياس تردد الساعة
استخدم هذه الميزة للتحقق من التردد للساعات المختلفة.

  1. في hdmi_rx_top و hdmi_tx_top files ، uncomment "//" حدد DEBUG_EN 1 ".
  2. أضف إشارة refclock_measure من كل مثيل mr_rate_detect إلى Signal Tap Logic Analyzer للحصول على تردد الساعة لكل ساعة (في مدة 10 مللي ثانية).
  3. قم بتجميع التصميم باستخدام Signal Tap Logic Analyzer.
  4. برنامج SOF file وقم بتشغيل Signal Tap Logic Analyzer.

الجدول 27. الساعات

الوحدة مثيل mr_rate_detect

الساعة المراد قياسها
hdmi_rx_top rx_pll_tmds الساعة المرجعية RX CDR 0
rx_clk0_freq ساعة جهاز الإرسال والاستقبال RX خارج القناة 0
rx_vid_clk_freq ساعة فيديو RX
rx_frl_clk_freq ساعة RX FRL
rx_hsync_freq تردد Hsync لإطار الفيديو المستقبَل
hdmi_tx_top tx_clk0_freq الإرسال والاستقبال TX من القناة 0
vid_clk_freq TX فيديو على مدار الساعة
frl_clk_freq TX FRL على مدار الساعة
tx_hsync_freq تردد Hsync لإطار الفيديو المراد إرساله

2.16. ترقية التصميم الخاص بك
الجدول 28. تصميم HDMI مثالampلو التوافق مع إصدار برنامج Intel Quartus Prime Pro Edition السابق

مثال على التصميمampلو البديل القدرة على الترقية إلى Intel Quartus Prime Pro Edition 20.3
مثال على تصميم HDMI 2.1ampلو (دعم FRL = 1) لا

لأي تصميم غير متوافق على سبيل المثالampليس عليك القيام بما يلي:

  1. إنشاء تصميم جديد على سبيل المثالampفي إصدار برنامج Intel Quartus Prime Pro Edition الحالي باستخدام نفس التكوينات لتصميمك الحالي.
  2. قارن التصميم بالكامل على سبيل المثالample مع التصميم السابقampتم إنشاؤه باستخدام إصدار برنامج Intel Quartus Prime Pro Edition السابق. تم العثور على ميناء فوق التغييرات.

مثال على تصميم HDMI 2.0ampلو (دعم FRL = 0)

تصميم HDMI Intel FPGA IP على سبيل المثالampيوضح le استرجاعًا متوازيًا لمثيل HDMI يشتمل على ثلاث قنوات RX وأربع قنوات TX.
الجدول 29. HDMI Intel FPGA IP Design Exampلو لأجهزة Intel Arria 10

مثال على التصميمample معدل البيانات وضع القناة نوع الاسترجاع
إعادة الإرسال Arria 10 HDMI RX-TX <6,000 ميجابت في الثانية سيمبلكس بالتوازي مع العازلة FIFO

سمات

  • يعمل التصميم على إنشاء مخازن FIFO المؤقتة لأداء دفق فيديو مباشر عبر HDMI بين حوض HDMI والمصدر.
  • يستخدم التصميم حالة LED للتصحيح المبكر للأخطاءtage.
  • يأتي التصميم مع خيارات RX و TX فقط.
  • يوضح التصميم إدخال وترشيح إطار InfoFrame للنطاق الديناميكي والإتقان (HDR) في وحدة ارتباط RX-TX.
  • يوضح التصميم إدارة عبور EDID من حوض HDMI خارجي إلى مصدر HDMI خارجي عند تشغيله بواسطة حدث التوصيل السريع TX.
  • يسمح التصميم بالتحكم في وقت التشغيل من خلال مفتاح DIP وزر ضغط لإدارة إشارات HDMI TX الأساسية:
    - إشارة الوضع لتحديد إطار الفيديو المشفر DVI أو HDMI
    - info_avi [47] و info_vsi [61] و audio_info_ai [48] لتحديد إرسال الحزمة المساعدة من خلال النطاقات الجانبية أو منافذ البيانات المساعدة

يستقبل مثيل RX مصدر فيديو من منشئ الفيديو الخارجي ، ثم تمر البيانات عبر استرجاع FIFO قبل إرسالها إلى مثيل TX.
تحتاج إلى توصيل محلل فيديو خارجي ، أو شاشة ، أو تلفزيون مع وصلة HDMI إلى TX core للتحقق من الوظيفة.
3.1. مخطط كتلة التصميم الخاص بإعادة إرسال HDMI 2.0 RX-TX
يعيد إرسال تصميم HDMI 2.0 RX-TX على سبيل المثالampيوضح le الاسترجاع المتوازي في وضع القناة البسيط لـ HDMI Intel FPGA IP.
الشكل 20. مخطط كتلة إعادة الإرسال HDMI RX-TX (إصدار Intel Quartus Prime Pro)إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 3الشكل 21. مخطط كتلة إعادة إرسال HDMI RX-TX (إصدار Intel Quartus Prime القياسي)إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 4معلومات ذات صلة
ارتعاش مسار PLL المتتالي أو غير المخصص للساعة المرجعية Arria 10 PLL ارجع إلى هذا الحل للحصول على حل بديل إذا كانت ساعات التصميم لديك تجربة إضافية
تقطع.
3.2 متطلبات الأجهزة والبرامج
تستخدم Intel الأجهزة والبرامج التالية لاختبار التصميم السابقampليه.
الأجهزة

  • مجموعة تطوير Intel Arria 10 GX FPGA
  • مصدر HDMI (وحدة معالج الرسومات (GPU))
  • حوض HDMI (شاشة)
  • بطاقة ابنة Bitec HDMI FMC 2.0 (مراجعة 11)
  • كابلات HDMI

ملحوظة:
يمكنك تحديد مراجعة بطاقة ابنة Bitec HDMI الخاصة بك. اضبط المعلمة المحلية BITEC_DAUGHTER_CARD_REV على 4 أو 6 أو 11 في المستوى الأعلى file (a10_hdmi2_demo.v). عند تغيير المراجعة ، قد يقوم التصميم بتبديل قنوات جهاز الإرسال والاستقبال وعكس القطبية وفقًا لمتطلبات بطاقة ابنة Bitec HDMI. إذا قمت بتعيين معلمة BITEC_DAUGHTER_CARD_REV على 0 ، فلن يقوم التصميم بإجراء أي تغييرات على قنوات جهاز الإرسال والاستقبال والقطبية. لتصميم HDMI 2.1 على سبيل المثالamples ، بموجب Design Exampعلامة التبويب le ، قم بتعيين مراجعة بطاقة ابنة HDMI على المراجعة 9 أو المراجعة 4 أو لا توجد بطاقة ابنة. القيمة الافتراضية هي المراجعة 9.
برمجة

  • الإصدار 18.1 من Intel Quartus Prime والإصدارات الأحدث (لاختبار الأجهزة)
  • ModelSim - Intel FPGA Edition أو ModelSim - Intel FPGA Starter Edition أو RivieraPRO أو VCS (Verilog HDL فقط) / VCS MX أو Xcelium Parallel simulator

3.3. هيكل الدليل
الدلائل تحتوي على ملف files لتصميم HDMI Intel FPGA IP على سبيل المثالampليه.
الشكل 22. هيكل الدليل لمثال التصميمampleإنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 5الجدول 30. تم إنشاء RTL Files

المجلدات Files
جي اكس بي • /gxb_rx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx.ip (إصدار Intel Quartus Prime Pro)
• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip (إصدار Intel Quartus Prime Pro)
• /gxb_tx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx.ip (إصدار Intel Quartus Prime Pro)
• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip (إصدار Intel Quartus Prime Pro)
• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip (إصدار Intel Quartus Prime Pro)
hdmi_rx • / hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• / hdmi_rx.ip (إصدار Intel Quartus Prime Pro)
/ hdmi_rx_top.v
/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/ mr_rx_oversample.v (الإصدار القياسي Intel Quartus Prime)
/symbol_aligner.v
Panasonic.hex (إصدار Intel Quartus Prime Pro)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• / hdmi_tx.ip (إصدار Intel Quartus Prime Pro)
/hdmi_tx_top.v
/mr_ce.v (إنتل كوارتوس برايم الإصدار القياسي)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/ mr_tx_oversample.v (الإصدار القياسي Intel Quartus Prime)
i2c_master

(الإصدار القياسي Intel Quartus Prime)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
بلل • /pll_hdmi.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip (إصدار Intel Quartus Prime Pro)
• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip (إصدار Intel Quartus Prime Pro)
quartus.ini
شائع • /clock_control.qsys (Intel Quartus Prime Standard Edition)
• /clock_control.ip (إصدار Intel Quartus Prime Pro)
• /fifo.qsys (Intel Quartus Prime Standard Edition)
• /fifo.ip (إصدار Intel Quartus Prime Pro)
• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition)
• / output_buf_i2c.ip (إصدار Intel Quartus Prime Pro)
/reset_controller.qsys (Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (إصدار Intel Quartus Prime Pro)
HDR /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
إعادة تكوين_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
إس دي سي /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

الجدول 31. تم إنشاء المحاكاة Files
راجع قسم Simulation Testbench لمزيد من المعلومات.

المجلدات Files
ألديك /aldec.do
/rivierapro_setup.tcl
إيقاع /cds.lib
/ hdl.var
<مجلد cds_libs>
مُرشِد /mentor.do
/msim_setup.tcl
ملخص / vcs /fileقائمة.و
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/ vcsmx / synopsys_sim_setup
إكسيليوم

(إصدار Intel Quartus Prime Pro)

 /cds.lib
/ hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
شائع

(إصدار Intel Quartus Prime Pro)

 / Modelsim_filestcl
/ ريفييرا_filestcl
/ vcs_filestcl
/ vcsmx_filestcl
/ xcelium_filestcl
hdmi_rx • /hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip (إصدار Intel Quartus Prime Pro)
/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
/Panasonic.hex (إصدار Intel Quartus Prime Pro)
/symbol_aligner.v (إصدار Intel Quartus Prime Pro)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip (إصدار Intel Quartus Prime Pro)
/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

الجدول 32 - البرامج المولدة Files

المجلدات Files
tx_control_src
ملحوظة: يحتوي مجلد tx_control أيضًا على نسخ مكررة منها files.		 /intel_fpga_i2c.c (إصدار Intel Quartus Prime Pro)
/intel_fpga_i2c.h (إصدار Intel Quartus Prime Pro)
/i2c.c (الإصدار القياسي Intel Quartus Prime)
/i2c.h (إنتل كوارتوس برايم الإصدار القياسي)
/ج الرئيسية
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (إصدار Intel Quartus Prime القياسي)
/ti_i2c.h (إصدار Intel Quartus Prime القياسي)

3.4. مكونات التصميم
تصميم HDMI Intel FPGA IP على سبيل المثالampلو تتطلب هذه المكونات.
الجدول 33. مكونات HDMI RX العلوية

الوحدة

وصف
منفذ HDMI RX Core يستقبل IP البيانات التسلسلية من PHY الأصلي لجهاز الإرسال والاستقبال ويقوم بمحاذاة البيانات ، وتعديل القناة ، وفك تشفير TMDS ، وفك تشفير البيانات المساعدة ، وفك تشفير بيانات الفيديو ، وفك تشفير البيانات الصوتية ، وإزالة الترميز.
I2 I2C هي الواجهة المستخدمة لقناة بيانات عرض المغسلة (DDC) وقناة الحالة والبيانات (SCDC). يستخدم مصدر HDMI DDC لتحديد إمكانيات وخصائص الحوض من خلال قراءة بنية البيانات المحسنة لتعريف العرض الموسع (E-EDID).
• عناوين الرقيق I8C ذات 2 بتات لـ E-EDID هي 0xA0 و 0xA1. يشير LSB إلى نوع الوصول: 1 للقراءة و 0 للكتابة. عند حدوث حدث HPD ، يستجيب التابع I2C لبيانات E-EDID من خلال القراءة من ذاكرة الوصول العشوائي الموجودة على الشريحة.
• تدعم وحدة التحكم I2C التابعة فقط SCDC لعمليات HDMI 2.0. العنوان الفرعي I8C 2 بت لـ SCDC هو 0xA8 و 0xA9. عند حدوث حدث HPD ، ينفذ التابع I2C معاملة الكتابة أو القراءة من أو إلى واجهة SCDC الخاصة بنواة HDMI RX.
ملحوظة: وحدة التحكم I2C التابعة فقط لـ SCDC غير مطلوبة إذا كان HDMI 2.0b غير مخصص. إذا قمت بتشغيل ملف تشمل I2C المعلمة ، سيتم تضمين هذه الكتلة داخل النواة ولن تكون مرئية على هذا المستوى.
إيد رام يخزن التصميم معلومات EDID باستخدام نواة IP ذات منفذ واحد من ذاكرة الوصول العشوائي. ينقل بروتوكول ناقل تسلسلي قياسي ثنائي الأسلاك (ساعة وبيانات) (وحدة تحكم I1C التابعة فقط) بنية بيانات E-EDID المتوافقة مع CEA-2-D. تخزن ذاكرة الوصول العشوائي EDID هذه معلومات E- EDID.
ملحوظة: إذا قمت بتشغيل ملف تشمل EDID RAM المعلمة ، سيتم تضمين هذه الكتلة داخل النواة ولن تكون مرئية على هذا المستوى.
IOPLL ينشئ IOPLL الساعة المرجعية RX CDR وساعة سرعة الارتباط وساعة الفيديو لساعة TMDS الواردة.
• ساعة الإخراج 0 (ساعة مرجع CDR)
• ساعة الإخراج 1 (ساعة سرعة الارتباط)
• ساعة الإخراج 2 (ساعة الفيديو)
ملحوظة: التكوين الافتراضي لـ IOPLL غير صالح لأي دقة وضوح HDMI. يتم إعادة تكوين IOPLL للإعدادات المناسبة عند التشغيل.
وحدة تحكم إعادة تعيين PHY لجهاز الإرسال والاستقبال تضمن وحدة التحكم في إعادة تعيين جهاز الإرسال والاستقبال PHY تهيئة موثوقة لأجهزة الإرسال والاستقبال RX. يتم تشغيل إدخال إعادة التعيين لوحدة التحكم هذه عن طريق إعادة تكوين RX ، ويولد إشارة إعادة التعيين التناظرية والرقمية المقابلة إلى كتلة PHY الأصلية لجهاز الإرسال والاستقبال وفقًا لتسلسل إعادة التعيين داخل الكتلة.
RX الأصلي PHY كتلة جهاز الإرسال والاستقبال الثابت التي تتلقى البيانات التسلسلية من مصدر فيديو خارجي. يقوم بإلغاء تسلسل البيانات التسلسلية إلى بيانات متوازية قبل تمرير البيانات إلى قلب HDMI RX.
إدارة إعادة تكوين RX إدارة إعادة تكوين RX التي تنفذ دارة كشف المعدل باستخدام HDMI PLL لدفع جهاز الإرسال والاستقبال RX للعمل بأي معدلات ارتباط عشوائية تتراوح من 250 ميجابت في الثانية إلى 6,000 ميجابت في الثانية.
راجع الشكل 23 في الصفحة 63 أدناه.
إعادة تكوين IOPLL تسهل كتلة إعادة تكوين IOPLL إعادة التكوين الديناميكي في الوقت الفعلي لـ PLLs في Intel FPGAs. تقوم هذه الكتلة بتحديث تردد ساعة الإخراج وعرض النطاق الترددي PLL في الوقت الفعلي ، دون إعادة تكوين FPGA بالكامل. تعمل هذه الكتلة بسرعة 100 ميجاهرتز في أجهزة Intel Arria 10.
نظرًا لقيود إعادة تكوين IOPLL ، قم بتطبيق Quartus INI allow_nf_pll_reconfig_out_of_lock = أثناء إنشاء IP لإعادة تكوين IOPLL.
لتطبيق Quartus INI ، قم بتضمين "allow_nf_pll_reconfig_out_of_lock = on" في quartus.ini file ووضع في file دليل مشروع Intel Quartus Prime. يجب أن ترى رسالة تحذير عند تحرير كتلة إعادة تكوين IOPLL (pll_hdmi_reconfig) في برنامج Quartus Prime باستخدام INI.
ملحوظة: بدون Quartus INI هذا ، لا يمكن إكمال إعادة تكوين IOPLL إذا فقد IOPLL قفله أثناء إعادة التكوين.
بيو تعمل كتلة الإدخال / الإخراج المتوازية (PIO) مثل واجهات التحكم والحالة وإعادة التعيين إلى أو من النظام الفرعي لوحدة المعالجة المركزية.

الشكل 23. تدفق تسلسل إعادة التكوين متعدد المعدلات
يوضح الشكل تدفق تسلسل إعادة التكوين متعدد المعدلات لوحدة التحكم عندما يستقبل دفق بيانات الإدخال وتردد ساعة مرجعية ، أو عند إلغاء قفل جهاز الإرسال والاستقبال.إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 6الجدول 34. مكونات HDMI TX العلوية

الوحدة

وصف
HDMI TX كور يستقبل IP core بيانات الفيديو من المستوى الأعلى ويقوم بتشفير TMDS ، وتشفير البيانات المساعدة ، وتشفير البيانات الصوتية ، وتشفير بيانات الفيديو ، والتخليط.
I2C ماستر I2C هي الواجهة المستخدمة لقناة بيانات عرض المغسلة (DDC) وقناة الحالة والبيانات (SCDC). يستخدم مصدر HDMI DDC لتحديد إمكانيات وخصائص الحوض من خلال قراءة بنية البيانات المحسنة لتعريف العرض الموسع (E-EDID).
• كما DDC ، يقوم I2C Master بقراءة EDID من الحوض الخارجي لتكوين معلومات EDID RAM في HDMI RX Top أو لمعالجة الفيديو.
• بصفته SCDC ، يقوم I2C master بنقل بنية بيانات SCDC من مصدر FPGA إلى الحوض الخارجي لتشغيل HDMI 2.0b. على سبيل المثالample ، إذا كان دفق البيانات الصادرة أعلى من 3,400 ميجابت في الثانية ، فإن معالج Nios II يأمر I2C الرئيسي لتحديث بتات TMDS_BIT_CLOCK_RATIO و SCRAMBLER_ENABLE من سجل تكوين SCDC بالوعة إلى 1.
IOPLL يوفر IOPLL ساعة سرعة الارتباط وساعة الفيديو من ساعة TMDS الواردة.
• ساعة الإخراج 1 (ساعة سرعة الارتباط)
• ساعة الإخراج 2 (ساعة الفيديو)
ملحوظة: التكوين الافتراضي لـ IOPLL غير صالح لأي دقة وضوح HDMI. يتم إعادة تكوين IOPLL للإعدادات المناسبة عند التشغيل.
وحدة تحكم إعادة تعيين PHY لجهاز الإرسال والاستقبال تضمن وحدة التحكم في إعادة تعيين جهاز الإرسال والاستقبال PHY تهيئة موثوقة لأجهزة الإرسال والاستقبال TX. يتم تشغيل إدخال إعادة الضبط لوحدة التحكم هذه من المستوى الأعلى ، ويولد إشارة إعادة التعيين التناظرية والرقمية المقابلة إلى مجموعة PHY الأصلية لجهاز الإرسال والاستقبال وفقًا لتسلسل إعادة التعيين داخل الكتلة.
تعمل إشارة خرج tx_ready من هذه المجموعة أيضًا كإشارة إعادة تعيين إلى HDMI Intel FPGA IP للإشارة إلى أن جهاز الإرسال والاستقبال يعمل ، وجاهز لاستقبال البيانات من المركز.
جهاز الإرسال والاستقبال الأصلي PHY كتلة جهاز الإرسال والاستقبال الثابت التي تستقبل البيانات المتوازية من نواة HDMI TX وتسلسل البيانات من إرسالها.
يتم تمكين واجهة إعادة التكوين في كتلة TX Native PHY لتوضيح الاتصال بين TX Native PHY وحكم جهاز الإرسال والاستقبال. لم يتم إجراء إعادة تكوين لـ TX Native PHY.
ملحوظة: للوفاء بمتطلبات الانحراف بين القنوات HDMI TX ، قم بتعيين خيار وضع ربط قناة TX في محرر معلمات Intel Arria 10 Transceiver Native PHY إلى رابطة PMA و PCS. تحتاج أيضًا إلى إضافة الحد الأقصى لمتطلبات القيد (set_max_skew) إلى إشارة إعادة التعيين الرقمية من وحدة التحكم في إعادة تعيين جهاز الإرسال والاستقبال (tx_digitalreset) على النحو الموصى به في دليل مستخدم Intel Arria 10 Transceiver PHY.
تكساس PLL توفر كتلة PLL لجهاز الإرسال الساعة التسلسلية السريعة إلى كتلة PHY الأصلية لجهاز الإرسال والاستقبال. لهذا التصميم HDMI Intel FPGA IP على سبيل المثالample ، يتم استخدام fPLL كـ TX PLL.
إعادة تكوين IOPLL تسهل كتلة إعادة تكوين IOPLL إعادة التكوين الديناميكي في الوقت الفعلي لـ PLLs في Intel FPGAs. تقوم هذه الكتلة بتحديث تردد ساعة الإخراج وعرض النطاق الترددي PLL في الوقت الفعلي ، دون إعادة تكوين FPGA بالكامل. تعمل هذه الكتلة بسرعة 100 ميجاهرتز في أجهزة Intel Arria 10.
نظرًا لقيود إعادة تكوين IOPLL ، قم بتطبيق Quartus INI allow_nf_pll_reconfig_out_of_lock = أثناء إنشاء IP لإعادة تكوين IOPLL.
لتطبيق Quartus INI ، قم بتضمين "allow_nf_pll_reconfig_out_of_lock = on" في quartus.ini file ووضع في file دليل مشروع Intel Quartus Prime. يجب أن ترى رسالة تحذير عند تحرير كتلة إعادة تكوين IOPLL (pll_hdmi_reconfig) في برنامج Intel Quartus Prime باستخدام INI.
ملحوظة: بدون Quartus INI هذا ، لا يمكن إكمال إعادة تكوين IOPLL إذا فقد IOPLL قفله أثناء إعادة التكوين.
بيو تعمل كتلة الإدخال / الإخراج المتوازية (PIO) مثل واجهات التحكم والحالة وإعادة التعيين إلى أو من النظام الفرعي لوحدة المعالجة المركزية.

الجدول 35. معدل بيانات جهاز الإرسال والاستقبال وما وراءهاampعامل ling لكل نطاق تردد ساعة TMDS

تردد ساعة TMDS (ميجاهرتز) نسبة ساعة بت TMDS المبالغampعامل لينغ معدل بيانات جهاز الإرسال والاستقبال (ميغابت في الثانية)
85–150 1 غير قابل للتطبيق 3400–6000
100–340 0 غير قابل للتطبيق 1000–3400
50–100 0 5 2500–5000
35–50 0 3 1050–1500
30–35 0 4 1200–1400
25–30 0 5 1250–1500

الجدول 36. الكتل المشتركة ذات المستوى الأعلى

الوحدة

وصف
حكم جهاز الإرسال والاستقبال تمنع هذه الكتلة الوظيفية العامة أجهزة الإرسال والاستقبال من إعادة المعايرة في وقت واحد عندما تتطلب أجهزة الإرسال والاستقبال RX أو TX داخل نفس القناة المادية إعادة التكوين. تؤثر إعادة المعايرة المتزامنة على التطبيقات حيث يتم تخصيص أجهزة إرسال واستقبال RX و TX داخل نفس القناة لتطبيقات IP المستقلة.
يعد حكم جهاز الإرسال والاستقبال هذا امتدادًا للدقة الموصى بها لدمج الإرسال البسيط والبسيط RX في نفس القناة المادية. يساعد حكم جهاز الإرسال والاستقبال هذا أيضًا في دمج والتحكيم في طلبات إعادة تكوين Avalon-MM RX و TX التي تستهدف أجهزة الإرسال والاستقبال البسيطة RX و TX داخل قناة حيث لا يمكن الوصول إلى منفذ واجهة إعادة التكوين لأجهزة الإرسال والاستقبال إلا بالتسلسل.
اتصال الواجهة بين حكم جهاز الإرسال والاستقبال وكتل TX / RX Native PHY / PHY Reset Controller في هذا التصميم على سبيل المثالampيوضح le وضعًا عامًا ينطبق على أي مجموعة IP باستخدام حكم جهاز الإرسال والاستقبال. لا يكون حكم جهاز الإرسال والاستقبال مطلوبًا عند استخدام جهاز الإرسال والاستقبال RX أو TX فقط في القناة.
يحدد حكم جهاز الإرسال والاستقبال الطالب لإعادة التكوين من خلال واجهات إعادة التكوين Avalon-MM الخاصة به ويضمن أن يكون tx_reconfig_cal_busy أو rx_reconfig_cal_busy مقيدًا وفقًا لذلك. بالنسبة لتطبيق HDMI ، يبدأ RX فقط في إعادة التكوين. من خلال توجيه طلب إعادة التكوين Avalon-MM من خلال الحكم ، يحدد الحكم أن طلب إعادة التكوين ينشأ من RX ، والذي يقوم بعد ذلك بالبوابات tx_reconfig_cal_busy من التأكيد ويسمح لـ rx_reconfig_cal_busy بالتأكيد. تمنع البوابة نقل جهاز الإرسال والاستقبال TX إلى وضع المعايرة بدون قصد.
ملحوظة: نظرًا لأن HDMI لا يتطلب سوى إعادة تكوين RX ، يتم ربط إشارات tx_reconfig_mgmt_ *. أيضًا ، واجهة Avalon-MM غير مطلوبة بين الحكم وكتلة TX Native PHY. يتم تعيين الكتل للواجهة في التصميم السابقampلإثبات اتصال حكم جهاز الإرسال والاستقبال العام بوحدة التحكم في إعادة الضبط الأصلية في PHY / PHY / TX / RX.
رابط RX-TX • إخراج بيانات الفيديو وإشارات المزامنة من حلقة HDMI RX الأساسية عبر DCFIFO عبر مجالات ساعة الفيديو RX و TX.
• حزمة التحكم العامة (GCP) وإطارات المعلومات (AVI و VSI و AI) والبيانات المساعدة وحلقة بيانات الصوت من خلال DCFIFOs عبر نطاقات ساعة سرعة الارتباط RX و TX.
• يتحكم منفذ البيانات الإضافي الخاص بنواة HDMI TX في البيانات الإضافية التي تتدفق عبر DCFIFO من خلال الضغط العكسي. يضمن الضغط الخلفي عدم وجود حزمة مساعدة غير كاملة على منفذ البيانات المساعدة.
• تقوم هذه الكتلة أيضًا بإجراء تصفية خارجية:
- يقوم بتصفية البيانات الصوتية وحزمة تجديد ساعة الصوت من دفق البيانات المساعدة قبل الإرسال إلى منفذ البيانات المساعدة الأساسي HDMI TX.
ملحوظة: لتعطيل هذا التصفية ، اضغط على user_pb [2]. قم بتمكين هذا التصفية لضمان عدم وجود تكرار لبيانات الصوت وحزمة تجديد ساعة الصوت في دفق البيانات المساعدة المُعاد إرسالها.
- يقوم بتصفية إطار المعلومات ذات النطاق الديناميكي العالي (HDR) من البيانات الإضافية لـ HDMI RX وإدراج عنصر خارجيampلو HDR InfoFrame للبيانات المساعدة من HDMI TX من خلال معدد إرسال Avalon ST.
النظام الفرعي لوحدة المعالجة المركزية يعمل النظام الفرعي لوحدة المعالجة المركزية كوحدات تحكم SCDC و DDC ، ووحدة تحكم في إعادة تكوين المصدر.
• تحتوي وحدة تحكم المصدر SCDC على وحدة التحكم الرئيسية I2C. تنقل وحدة التحكم الرئيسية I2C بنية بيانات SCDC من مصدر FPGA إلى الحوض الخارجي لتشغيل HDMI 2.0b. على سبيل المثالample ، إذا كان تدفق البيانات الصادرة 6,000 ميجابت في الثانية ، فإن معالج Nios II يأمر وحدة التحكم الرئيسية I2C لتحديث بتات TMDS_BIT_CLOCK_RATIO و SCRAMBLER_ENABLE لتكوين TMDS بالوعة تسجل إلى 1.
• يقوم نفس I2C الرئيسي أيضًا بنقل بنية بيانات DDC (E-EDID) بين مصدر HDMI والمغسلة الخارجية.
• تعمل وحدة المعالجة المركزية Nios II كوحدة تحكم في إعادة التكوين لمصدر HDMI. تعتمد وحدة المعالجة المركزية على الكشف الدوري عن المعدل من وحدة إدارة إعادة تكوين RX لتحديد ما إذا كان الإرسال يتطلب إعادة التكوين. يوفر المترجم التابع Avalon-MM الواجهة بين الواجهة الرئيسية لمعالج Nios II Avalon-MM وواجهات Avalon-MM التابعة لمصدر HDMI الخارج من IOPLL و TX Native PHY.
• تدفق تسلسل إعادة التكوين لـ TX هو نفسه RX ، باستثناء أن إعادة تكوين PLL وجهاز الإرسال والاستقبال وتسلسل إعادة التعيين يتم بالتتابع. راجع الشكل 24 في الصفحة 67.

الشكل 24. إعادة تكوين تدفق تسلسل
يوضح الشكل تدفق برنامج Nios II الذي يتضمن عناصر التحكم الخاصة بـ I2C الرئيسي ومصدر HDMI.إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 73.5. النطاق الديناميكي والإتقان (HDR) InfoFrame الإدراج والتصفية
تصميم HDMI Intel FPGA IP على سبيل المثالampيتضمن le عرضًا لإدراج HDR InfoFrame في نظام استرجاع RX-TX.
يسمح الإصدار 2.0b من مواصفات HDMI بنقل النطاق الديناميكي وإتقان InfoFrame من خلال دفق HDMI الإضافي. في العرض التوضيحي ، تدعم مجموعة إدراج البيانات المساعدة إدخال HDR. تحتاج فقط إلى تنسيق حزمة HDR InfoFrame المقصودة كما هو محدد في جدول قائمة إشارات الوحدة واستخدام وحدة التحكم في إدراج AUX المتوفرة لجدولة إدراج HDR InfoFrame مرة واحدة كل إطار فيديو.
في هذا المثال السابقample التكوين ، في الحالات التي يشتمل فيها الدفق الإضافي الوارد بالفعل على HDR InfoFrame ، يتم تصفية محتوى HDR المتدفق. تتجنب التصفية إرسال إطارات معلومات HDR المتضاربة وتضمن أن القيم المحددة فقط في HDR Sampلو يتم استخدام وحدة البيانات.
الشكل 25. ارتباط RX-TX مع النطاق الديناميكي وإتقان إدراج إطار InfoFrame
يوضح الشكل مخطط كتلة ارتباط RX-TX بما في ذلك النطاق الديناميكي وإدراج إتقان InfoFrame في الدفق الإضافي الأساسي HDMI TX.
إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 8الجدول 37. كتلة إدخال البيانات المساعدة (altera_hdmi_aux_hdr) الإشارات

إشارة اتجاه عرض

وصف
الساعة وإعادة التعيين
كلك مدخل 1 إدخال الساعة. يجب توصيل هذه الساعة بساعة سرعة الارتباط.
إعادة ضبط مدخل 1 إعادة تعيين الإدخال.
مولدات الحزمة الإضافية وإشارات المضاعف
المضاعف _out_data الناتج 72 إخراج تدفق أفالون من معدد الإرسال.
مضاعف_out_valid الناتج 1
مضاعف_مخرج_بالفعل الناتج 1
المضاعف_out_startofpacket الناتج 1
مضاعف_إضافة حزمة الناتج 1
متعدد القنوات الناتج 11
المضاعف_في_البيانات مدخل 72 إدخال تدفق أفالون إلى منفذ In1 لمضاعف الإرسال.
مزامنة فيديو HDMI TX. يجب مزامنة هذه الإشارة مع مجال ساعة سرعة الارتباط.
يقوم المركز بإدراج HDR InfoFrame في التدفق الإضافي عند الحافة الصاعدة لهذه الإشارة.
المضاعف_in_valid مدخل 1
المضاعف_بالفعل مدخل 1
المضاعف_in_startofpacket مدخل 1
المضاعف_in_endofpacket
hdmi_tx_vsync		 مدخل
مدخل		 1
1

الجدول 38. وحدات بيانات HDR (altera_hdmi_hdr_infoframe) إشارات

إشارة اتجاه عرض

وصف
ح ب 0 الناتج 8 بايت الرأس 0 من النطاق الديناميكي وإتقان InfoFrame: كود نوع InfoFrame.
ح ب 1 الناتج 8 بايت الرأس 1 من النطاق الديناميكي وإتقان InfoFrame: رقم إصدار InfoFrame.
ح ب 2 الناتج 8 بايت الرأس 2 من النطاق الديناميكي وإتقان InfoFrame: طول InfoFrame.
pb مدخل 224 بايت بيانات النطاق الديناميكي وإتقان InfoFrame.

الجدول 39. النطاق الديناميكي وإتقان حقول البت لحزمة بيانات InfoFrame

بت فيلد

 تعريف

البيانات الوصفية الثابتة من النوع 1
7:0 بايت البيانات 1: {5'h0، EOTF [2: 0]}
15:8 بايت البيانات 2: {5'h0، Static_Metadata_Descriptor_ID [2: 0]}
23:16 بايت البيانات 3: Static_Metadata_Descriptor display_primaries_x [0] ، LSB
31:24 بايت البيانات 4: Static_Metadata_Descriptor display_primaries_x [0] ، MSB
39:32 بايت البيانات 5: Static_Metadata_Descriptor display_primaries_y [0] ، LSB
47:40 بايت البيانات 6: Static_Metadata_Descriptor display_primaries_y [0] ، MSB
55:48 بايت البيانات 7: Static_Metadata_Descriptor display_primaries_x [1] ، LSB
63:56 بايت البيانات 8: Static_Metadata_Descriptor display_primaries_x [1] ، MSB
71:64 بايت البيانات 9: Static_Metadata_Descriptor display_primaries_y [1] ، LSB
79:72 بايت البيانات 10: Static_Metadata_Descriptor display_primaries_y [1] ، MSB
87:80 بايت البيانات 11: Static_Metadata_Descriptor display_primaries_x [2] ، LSB
95:88 بايت البيانات 12: Static_Metadata_Descriptor display_primaries_x [2] ، MSB
103:96 بايت البيانات 13: Static_Metadata_Descriptor display_primaries_y [2] ، LSB
111:104 بايت البيانات 14: Static_Metadata_Descriptor display_primaries_y [2] ، MSB
119:112 بايت البيانات 15: Static_Metadata_Descriptor white_point_x ، LSB
127:120 بايت البيانات 16: Static_Metadata_Descriptor white_point_x ، MSB
135:128 بايت البيانات 17: Static_Metadata_Descriptor white_point_y، LSB
143:136 بايت البيانات 18: Static_Metadata_Descriptor white_point_y، MSB
151:144 بايت البيانات 19: Static_Metadata_Descriptor max_display_mastering_luminance ، LSB
159:152 بايت البيانات 20: Static_Metadata_Descriptor max_display_mastering_luminance ، MSB
167:160 بايت البيانات 21: Static_Metadata_Descriptor min_display_mastering_luminance ، LSB
175:168 بايت البيانات 22: Static_Metadata_Descriptor min_display_mastering_luminance ، MSB
183:176 بايت البيانات 23: Static_Metadata_Descriptor الحد الأقصى لمستوى ضوء المحتوى ، LSB
191:184 بايت البيانات 24: Static_Metadata_Descriptor الحد الأقصى لمستوى ضوء المحتوى ، MSB
199:192 بايت البيانات 25: Static_Metadata_Descriptor الحد الأقصى لمتوسط ​​مستوى الضوء للإطار ، LSB
207:200 بايت البيانات 26: Static_Metadata_Descriptor الحد الأقصى لمستوى متوسط ​​الإطار ، MSB
215:208 محجوز
223:216 محجوز

تعطيل إدراج وتصفية HDR
يتيح لك تعطيل إدراج HDR والمرشح التحقق من إعادة إرسال محتوى HDR المتاح بالفعل في الدفق الإضافي المصدر دون أي تعديل في تصميم RX-TX Retransmit exampليه.
لتعطيل إدراج وتصفية HDR InfoFrame:

  1. اضبط block_ext_hdr_infoframe على 1'b0 في ملف rxtx_link.v file لمنع تصفية HDR InfoFrame من التدفق الإضافي.
  2. تعيين المضاعف_in0_valid لمثيل avalon_st_multiplexer في altera_hdmi_aux_hdr.v file إلى 1'b0 لمنع مولد الحزم الإضافي من تكوين وإدخال إطار معلومات HDR إضافي في تيار TX المساعد.

3.6. مخطط تسجيل الوقت
يوضح مخطط التوقيت مجالات الساعة في تصميم HDMI Intel FPGA IP السابقampليه.
الشكل 26. HDMI Intel FPGA IP Design Example Clocking Scheme (إصدار Intel Quartus Prime Pro)إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 9الشكل 27. HDMI Intel FPGA IP Design Exampنظام تسجيل الوقت (Intel Quartus Prime Standard Edition)إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 10الجدول 40. إشارات مخطط التوقيت

ساعة اسم الإشارة في التصميم

وصف
TX IOPLL / TX PLL الساعة المرجعية 1 hdmi_clk_in الساعة المرجعية إلى TX IOPLL و TX PLL. تردد الساعة هو نفسه تردد ساعة TMDS المتوقع من قناة ساعة HDMI TX TMDS.
لهذا التصميم HDMI Intel FPGA IP على سبيل المثالample ، هذه الساعة متصلة بساعة RX TMDS لغرض العرض التوضيحي. في التطبيق الخاص بك ، تحتاج إلى تزويد ساعة مخصصة بتردد ساعة TMDS من مذبذب قابل للبرمجة للحصول على أداء تشويش أفضل.
ملحوظة: لا تستخدم دبوس RX لجهاز الإرسال والاستقبال كساعة مرجعية TX PLL. سيفشل تصميمك في الملاءمة إذا قمت بوضع مرجع HDMI TX على دبوس RX.
TX خرج على مدار الساعة جهاز الإرسال والاستقبال tx_clk تم استرداد الساعة من جهاز الإرسال والاستقبال ، ويختلف التردد اعتمادًا على معدل البيانات والرموز لكل ساعة.
تردد خروج جهاز الإرسال والاستقبال TX = معدل بيانات جهاز الإرسال والاستقبال / (الرمز لكل ساعة * 10)
الساعة التسلسلية TX PLL tx_bonding_clocks تم إنشاء الساعة التسلسلية السريعة بواسطة TX PLL. يتم ضبط تردد الساعة بناءً على معدل البيانات.
TX / RX Link Speed ​​Clock ls_clk ربط سرعة الساعة. يعتمد تردد ساعة سرعة الارتباط على التردد المتوقع لساعة TMDSampعامل ling ، والرموز لكل ساعة ، ونسبة ساعة بت TMDS.
نسبة ساعة بت TMDS تردد ساعة سرعة الارتباط
0 تردد ساعة TMDS / رمز لكل ساعة
1 تردد ساعة TMDS * 4 / رمز لكل ساعة
TX / RX Video Clock vid_clk ساعة بيانات الفيديو. يتم اشتقاق تردد ساعة بيانات الفيديو من ساعة سرعة ارتباط TX استنادًا إلى عمق اللون.
نسبة ساعة بت TMDS تردد ساعة بيانات الفيديو
0 ساعة TMDS / رمز لكل ساعة / عامل عمق اللون
1 ساعة TMDS * 4 / رمز لكل ساعة / عامل عمق اللون
بت لكل لون عامل عمق اللون
8 1
10 1.25
12 1.5
16 2.0
ساعة RX TMDS tmds_clk_in قناة ساعة TMDS من HDMI RX وتتصل بالساعة المرجعية بـ IOPLL.
الساعة المرجعية RX CDR 0 / TX PLL الساعة المرجعية 0 fr_clk ساعة مرجعية تشغيل مجانية إلى RX CDR و TX PLL. هذه الساعة مطلوبة لمعايرة زيادة الطاقة.
الساعة المرجعية RX CDR 1 iopll_outclk0 الساعة المرجعية إلى RX CDR لجهاز الإرسال والاستقبال RX.
معدل البيانات تردد الساعة المرجعية RX
معدل البيانات <1 جيجابت في الثانية 5 × تردد ساعة TMDS
1 جيجابت في الثانية <معدل البيانات

<3.4 جيجابت في الثانية

 تردد ساعة TMDS
معدل البيانات> 3.4 جيجابت في الثانية 4 × تردد ساعة TMDS
• معدل البيانات <1 جيجابت في الثانية: لما يزيد عن ذلكampلينغ لتلبية متطلبات الحد الأدنى من معدل البيانات لجهاز الإرسال والاستقبال.
• معدل البيانات> 3.4 جيجابت في الثانية: للتعويض عن معدل بتات TMDS إلى نسبة الساعة 1/40 للحفاظ على معدل بيانات جهاز الإرسال والاستقبال إلى نسبة الساعة عند 1/10.
ملحوظة: لا تستخدم دبوس RX لجهاز الإرسال والاستقبال كساعة مرجعية لـ CDR. لن يتلاءم تصميمك إذا قمت بوضع مرجع HDMI RX على دبوس RX.
خرج ساعة جهاز الإرسال والاستقبال RX rx_clk تم استرداد الساعة من جهاز الإرسال والاستقبال ، ويختلف التردد اعتمادًا على معدل البيانات والرموز لكل ساعة.

تردد خرج ساعة جهاز الإرسال والاستقبال RX = معدل بيانات جهاز الإرسال والاستقبال / (الرمز لكل ساعة * 10)
ساعة الإدارة mgmt_clk ساعة تشغيل مجانية 100 ميجاهرتز لهذه المكونات:
• واجهات Avalon-MM لإعادة التكوين
- نطاق التردد المطلوب بين 100-125 ميجاهرتز.
• ، PHY إعادة تعيين تحكم لتسلسل إعادة تعيين جهاز الإرسال والاستقبال
- نطاق التردد المطلوب بين 1 و 500 ميجاهرتز.
• إعادة تكوين IOPLL
- أقصى تردد على مدار الساعة هو 100 ميجا هرتز.
• إعادة تكوين RX للإدارة
• وحدة المعالجة المركزية
• I2C ماستر
ساعة I2C i2c_clk مدخل ساعة 100 ميجاهرتز يعمل على تشغيل I2C التابع ، ويسجل SCDC في قلب HDMI RX ، وذاكرة الوصول العشوائي EDID.

معلومات ذات صلة

  • استخدام جهاز الإرسال والاستقبال RX Pin كساعة مرجعية لـ CDR
  • استخدام دبوس جهاز الإرسال والاستقبال كساعة مرجعية TX PLL

3.7 إشارات الواجهة
تسرد الجداول إشارات تصميم HDMI Intel FPGA IP على سبيل المثالampليه.
الجدول 41. إشارات المستوى الأعلى

إشارة اتجاه عرض

وصف
إشارة المذبذب على متن الطائرة
clk_fpga_b3_p مدخل 1 ساعة تشغيل مجانية 100 ميجا هرتز للساعة المرجعية الأساسية
REFCLK_FMCB_P (إصدار Intel Quartus Prime Pro) مدخل 1 625 ميجا هرتز ساعة تشغيل مجانية للساعة المرجعية لجهاز الإرسال والاستقبال ؛ يمكن أن تكون هذه الساعة بأي تردد
أزرار دفع المستخدم ومصابيح LED
user_pb مدخل 1 اضغط على الزر للتحكم في وظيفة تصميم HDMI Intel FPGA IP
cpu_resetn مدخل 1 إعادة تعيين العالمية
user_led_g الناتج 4 شاشة LED خضراء
راجع إعداد الأجهزة في الصفحة 89 للحصول على مزيد من المعلومات حول وظائف LED.
user_led_r الناتج 4 شاشة LED حمراء
راجع إعداد الأجهزة في الصفحة 89 للحصول على مزيد من المعلومات حول وظائف LED.
دبابيس بطاقة ابنة HDMI FMC على منفذ FMC ب
fmcb_gbtclk_m2c_p_0 مدخل 1 ساعة HDMI RX TMDS
fmcb_dp_m2c_p مدخل 3 قنوات بيانات HDMI RX باللون الأحمر والأخضر والأزرق
• مراجعة بطاقة ابنة Bitec 11
- [0]: قناة RX TMDS 1 (أخضر)
- [1]: قناة RX TMDS 2 (حمراء)
- [2]: قناة RX TMDS 0 (أزرق)
• مراجعة بطاقة ابنة Bitec 4 أو 6
- [0]: قناة RX TMDS 1 (خضراء) - قطبية معكوسة
- [1]: RX TMDS Channel 0 (أزرق) - قطبية معكوسة
- [2]: RX TMDS Channel 2 (أحمر) - قطبية معكوسة
fmcb_dp_c2m_p الناتج 4 ساعة HDMI TX وقنوات بيانات حمراء وخضراء وزرقاء
• مراجعة بطاقة ابنة Bitec 11
- [0]: قناة TX TMDS 2 (حمراء)
- [1]: قناة TX TMDS 1 (خضراء)
- [2]: قناة TX TMDS 0 (أزرق)
- [3]: TX TMDS Clock Channel
• مراجعة بطاقة ابنة Bitec 4 أو 6
- [0]: TX TMDS Clock Channel
- [1]: قناة TX TMDS 0 (أزرق)
- [2]: قناة TX TMDS 1 (خضراء)
- [3]: قناة TX TMDS 2 (حمراء)
fmcb_la_rx_p_9 مدخل 1 كشف طاقة HDMI RX + 5 فولت
fmcb_la_rx_p_8 داخل وخارج 1 كشف المكونات الساخنة HDMI RX
fmcb_la_rx_n_8 داخل وخارج 1 HDMI RX I2C SDA لـ DDC و SCDC
fmcb_la_tx_p_10 مدخل 1 HDMI RX I2C SCL لـ DDC و SCDC
fmcb_la_tx_p_12 مدخل 1 كشف المكونات الساخنة HDMI TX
fmcb_la_tx_n_12 داخل وخارج 1 HDMI I2C SDA لـ DDC و SCDC
fmcb_la_rx_p_10 داخل وخارج 1 HDMI I2C SCL لـ DDC و SCDC
fmcb_la_tx_p_11 داخل وخارج 1 HDMI I2C SDA للتحكم في redriver
fmcb_la_rx_n_9 داخل وخارج 1 HDMI I2C SCL للتحكم في redriver

الجدول 42. إشارات المستوى الأعلى HDMI RX

إشارة اتجاه عرض

وصف
الساعة وإعادة ضبط الإشارات
mgmt_clk مدخل 1 إدخال ساعة النظام (100 ميجا هرتز)
fr_clk (إصدار Intel Quartus Prime Pro) مدخل 1 ساعة تشغيل مجانية (625 ميجا هرتز) للساعة المرجعية لجهاز الإرسال والاستقبال الأساسي. هذه الساعة مطلوبة لمعايرة جهاز الإرسال والاستقبال أثناء حالة زيادة الطاقة. يمكن أن تكون هذه الساعة بأي تردد.
إعادة ضبط مدخل 1 إدخال إعادة تعيين النظام

إشارة

 اتجاه عرض

وصف
الساعة وإعادة ضبط الإشارات
reset_xcvr_powerup (إصدار Intel Quartus Prime Pro) مدخل 1 إعادة تعيين إدخال جهاز الإرسال والاستقبال. يتم تأكيد هذه الإشارة أثناء عملية تبديل الساعات المرجعية (من ساعة التشغيل الحر إلى ساعة TMDS) في حالة التشغيل.
tmds_clk_in مدخل 1 ساعة HDMI RX TMDS
i2c_clk مدخل 1 مدخلات الساعة لواجهة DDC و SCDC
vid_clk_out الناتج 1 إخراج ساعة الفيديو
ls_clk_out الناتج 1 ربط سرعة الإخراج على مدار الساعة
sys_init الناتج 1 تهيئة النظام لإعادة ضبط النظام عند التشغيل
جهاز الإرسال والاستقبال RX وإشارات IOPLL
rx_serial_data مدخل 3 بيانات تسلسلية HDMI إلى RX Native PHY
gxb_rx_ready الناتج 1 يشير إلى أن RX Native PHY جاهز
gxb_rx_cal_busy_out الناتج 3 معايرة RX الأصلية PHY مشغولة بحكم جهاز الإرسال والاستقبال
gxb_rx_cal_busy_in مدخل 3 معايرة إشارة مشغول من حكم جهاز الإرسال والاستقبال إلى RX Native PHY
iopll_locked الناتج 1 تشير إلى أن IOPLL مؤمن
gxb_reconfig_write مدخل 3 إعادة تكوين جهاز الإرسال والاستقبال واجهة Avalon-MM من RX Native PHY إلى حكم جهاز الإرسال والاستقبال
gxb_reconfig_read مدخل 3
gxb_reconfig_address مدخل 30
gxb_reconfig_writedata مدخل 96
gxb_reconfig_readdata الناتج 96
gxb_reconfig_waitrequest الناتج 3
إدارة إعادة تكوين RX
rx_reconfig_ar الناتج 1 يتيح إعادة تكوين RX إمكانية الإشارة
يقيس الناتج 24 قياس تردد ساعة HDMI RX TMDS (في 10 مللي ثانية)
قياس_صالح الناتج 1 يشير إلى أن إشارة القياس صالحة
os الناتج 1 المبالغampعامل لينغ:
• 0: لا يوجد تجاوزاتampلينغ
• 1: 5 × زيادةampلينغ
إعادة تكوين_mgmt_write الناتج 1 إدارة إعادة تكوين RX واجهة Avalon المعينة للذاكرة لمحكم جهاز الإرسال والاستقبال
إعادة تكوين_mgmt_read الناتج 1
إعادة تكوين_mgmt_address الناتج 12
إعادة تكوين_mgmt_writedata الناتج 32
إعادة تكوين_mgmt_readdata مدخل 32
إعادة تكوين_mgmt_waitrequest مدخل 1
إشارات HDMI RX الأساسية
TMDS_Bit_clock_Ratio الناتج 1 واجهات تسجيل SCDC
صوتي الناتج 1 واجهات الصوت HDMI RX الأساسية
راجع قسم واجهات الأحواض في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
البيانات الصوتية الناتج 256
audio_info_ai الناتج 48
صوت_ن الناتج 20
audio_CTS الناتج 20
البيانات الوصفية الصوتية الناتج 165
صيغة صوتية الناتج 5
aux_pkt_data الناتج 72 واجهات HDMI RX الأساسية المساعدة
راجع قسم واجهات الأحواض في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
aux_pkt_addr الناتج 6
aux_pkt_wr الناتج 1
aux_data الناتج 72
aux_sop الناتج 1
aux_eop الناتج 1
aux_valid الناتج 1
خطأ الناتج 1
جي سي بي الناتج 6 إشارات النطاق الجانبي الأساسية HDMI RX
راجع قسم واجهات الأحواض في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
info_avi الناتج 112
info_vsi الناتج 61
color Deep_mgmt_sync الناتج 2
vid_data الناتج N*48 منافذ الفيديو HDMI RX الأساسية
ملاحظة: ن = رموز لكل ساعة
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
vid_vsync الناتج N
vid_hsync الناتج N
vid_de الناتج N
وضع الناتج 1 تحكم HDMI RX الأساسي ومنافذ الحالة
ملاحظة: ن = رموز لكل ساعة
ارجع إلى واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
كنترول الناتج N*6
مغلق الناتج 3
vid_lock الناتج 1
in_5v_power مدخل 1 كشف HDMI RX 5V واكتشاف التوصيل السريع راجع ملف واجهات بالوعة قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
hdmi_rx_hpd_n داخل وخارج 1
hdmi_rx_i2c_sda داخل وخارج 1 واجهة HDMI RX DDC و SCDC
hdmi_rx_i2c_scl داخل وخارج 1
إشارات ذاكرة الوصول العشوائي RX EDID
edid_ram_access مدخل 1 واجهة وصول HDMI RX EDID RAM.
قم بتأكيد edid_ram_access عندما تريد الكتابة أو القراءة من ذاكرة الوصول العشوائي EDID ، وإلا يجب أن تظل هذه الإشارة منخفضة.
edid_ram_address مدخل 8
edid_ram_write مدخل 1
edid_ram_read مدخل 1
edid_ram_readdata الناتج 8
edid_ram_writedata مدخل 8
edid_ram_waitrequest الناتج 1

الجدول 43. إشارات المستوى الأعلى HDMI TX

إشارة اتجاه عرض وصف
الساعة وإعادة ضبط الإشارات
mgmt_clk مدخل 1 إدخال ساعة النظام (100 ميجا هرتز)
fr_clk (إصدار Intel Quartus Prime Pro) مدخل 1 ساعة تشغيل مجانية (625 ميجا هرتز) للساعة المرجعية لجهاز الإرسال والاستقبال الأساسي. هذه الساعة مطلوبة لمعايرة جهاز الإرسال والاستقبال أثناء حالة زيادة الطاقة. يمكن أن تكون هذه الساعة بأي تردد.
إعادة ضبط مدخل 1 إدخال إعادة تعيين النظام
hdmi_clk_in مدخل 1 الساعة المرجعية إلى TX IOPLL و TX PLL. تردد الساعة هو نفسه تردد ساعة TMDS.
vid_clk_out الناتج 1 إخراج ساعة الفيديو
ls_clk_out الناتج 1 ربط سرعة الإخراج على مدار الساعة
sys_init الناتج 1 تهيئة النظام لإعادة ضبط النظام عند التشغيل
reset_xcvr مدخل 1 إعادة تعيين إلى TX الإرسال والاستقبال
إعادة تعيين_pll مدخل 1 إعادة التعيين إلى IOPLL و TX PLL
Reset_pll_reconfig الناتج 1 إعادة التعيين إلى إعادة تكوين PLL
TX جهاز الإرسال والاستقبال وإشارات IOPLL
tx_serial_data الناتج 4 بيانات تسلسلية HDMI من TX Native PHY
gxb_tx_ready الناتج 1 يشير إلى أن TX Native PHY جاهزة
gxb_tx_cal_busy_out الناتج 4 إرسال إشارة مشغول لمعايرة PHY الأصلية لـ TX إلى حكم جهاز الإرسال والاستقبال
gxb_tx_cal_busy_in مدخل 4 معايرة إشارة مشغول من حكم جهاز الإرسال والاستقبال إلى TX Native PHY
TX جهاز الإرسال والاستقبال وإشارات IOPLL
iopll_locked الناتج 1 تشير إلى أن IOPLL مؤمن
txpl_locked الناتج 1 تشير إلى أن TX PLL مؤمن
gxb_reconfig_write مدخل 4 إعادة تكوين جهاز الإرسال والاستقبال واجهة Avalon المعينة للذاكرة من TX Native PHY إلى حكم جهاز الإرسال والاستقبال
gxb_reconfig_read مدخل 4
gxb_reconfig_address مدخل 40
gxb_reconfig_writedata مدخل 128
gxb_reconfig_readdata الناتج 128
gxb_reconfig_waitrequest الناتج 4
إشارات إعادة تكوين TX IOPLL و TX PLL
pll_reconfig_write / tx_pll_reconfig_write مدخل 1 إعادة تكوين TX IOPLL / TX PLL واجهات Avalon المعينة للذاكرة
pll_reconfig_read / tx_pll_reconfig_read مدخل 1
pll_reconfig_address / tx_pll_reconfig_address مدخل 10
pll_reconfig_writedata / tx_pll_reconfig_writedata مدخل 32
pll_reconfig_readdata / tx_pll_reconfig_readdata الناتج 32
pll_reconfig_waitrequest / tx_pll_reconfig_waitrequest الناتج 1
os مدخل 2 المبالغampعامل لينغ:
• 0: لا يوجد تجاوزاتampلينغ
• 1: 3 × زيادةampلينغ
• 2: 4 × زيادةampلينغ
• 3: 5 × زيادةampلينغ
يقيس مدخل 24 يشير إلى تردد ساعة TMDS لدقة فيديو الإرسال.
إشارات HDMI TX الأساسية
كنترول مدخل 6*N واجهات التحكم الأساسية HDMI TX
ملاحظة: ن = الرموز في الساعة
راجع قسم واجهات المصدر في ملف منفذ HDMI دليل مستخدم Intel FPGA IP لمزيد من المعلومات.
وضع مدخل 1
TMDS_Bit_clock_Ratio مدخل 1 SCواجهات تسجيل DC

راجع قسم واجهات المصدر في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
جهاز تشويش إذاعي_تمكين مدخل 1
صوتي مدخل 1 واجهات الصوت الأساسية HDMI TX

ارجع إلى واجهات المصدر قسم في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
كتم الصوت مدخل 1
البيانات الصوتية مدخل 256
تابع…
إشارات HDMI TX الأساسية
audio_info_ai مدخل 49
صوت_ن مدخل 22
audio_CTS مدخل 22
البيانات الوصفية الصوتية مدخل 166
صيغة صوتية مدخل 5
i2c_master_write مدخل 1 واجهة TX I2C Master Avalon المعينة للذاكرة إلى I2C master داخل قلب TX.
ملحوظة: هذه الإشارات متاحة فقط عند تشغيل تشمل I2C المعلمة.
i2c_master_read مدخل 1
i2c_master_address مدخل 4
i2c_master_writedata مدخل 32
i2c_master_readdata الناتج 32
aux_ready الناتج 1 واجهات HDMI TX الأساسية

راجع قسم واجهات المصدر في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
aux_data مدخل 72
aux_sop مدخل 1
aux_eop مدخل 1
aux_valid مدخل 1
جي سي بي مدخل 6 إشارات النطاق الجانبي الأساسية HDMI TX
راجع قسم واجهات المصدر في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
info_avi مدخل 113
info_vsi مدخل 62
vid_data مدخل N*48 منافذ الفيديو HDMI TX الأساسية
ملاحظة: N = رموز لكل ساعة
راجع قسم واجهات المصدر في دليل مستخدم HDMI Intel FPGA IP لمزيد من المعلومات.
vid_vsync مدخل N
vid_hsync مدخل N
vid_de مدخل N
I2C وإشارات الكشف عن المكونات الساخنة
nios_tx_i2c_sda_in (إصدار Intel Quartus Prime Pro)
ملحوظة: عندما تقوم بتشغيل تشمل I2C المعلمة ، يتم وضع هذه الإشارة في قلب TX ولن تكون مرئية على هذا المستوى.		 الناتج 1 واجهات I2C Master Avalon المعينة للذاكرة
nios_tx_i2c_scl_in (إصدار Intel Quartus Prime Pro)
ملحوظة: عندما تقوم بتشغيل تشمل I2C المعلمة ، يتم وضع هذه الإشارة في قلب TX ولن تكون مرئية على هذا المستوى.		 الناتج 1
nios_tx_i2c_sda_oe (إصدار Intel Quartus Prime Pro)
ملحوظة: عندما تقوم بتشغيل تشمل I2C المعلمة ، يتم وضع هذه الإشارة في قلب TX ولن تكون مرئية على هذا المستوى.		 مدخل 1
تابع…
I2C وإشارات الكشف عن المكونات الساخنة
nios_tx_i2c_scl_oe (إصدار Intel Quartus Prime Pro)
ملحوظة: عندما تقوم بتشغيل تشمل I2C المعلمة ، يتم وضع هذه الإشارة في قلب TX ولن تكون مرئية على هذا المستوى.		 مدخل 1
nios_ti_i2c_sda_in (إصدار Intel Quartus Prime Pro) الناتج 1
nios_ti_i2c_scl_in (إصدار Intel Quartus Prime Pro) الناتج 1
nios_ti_i2c_sda_oe (إصدار Intel Quartus Prime Pro) مدخل 1
nios_ti_i2c_scl_oe (إصدار Intel Quartus Prime Pro) مدخل 1
hdmi_tx_i2c_sda داخل وخارج 1 واجهات HDMI TX DDC و SCDC
hdmi_tx_i2c_scl داخل وخارج 1
hdmi_ti_i2c_sda (إصدار Intel Quartus Prime Pro) داخل وخارج 1 واجهة I2C للتحكم في مراجعة بطاقة ابنة Bitec 11 TI181
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) داخل وخارج 1
hdmi_ti_i2c_scl (إصدار Intel Quartus Prime Pro) داخل وخارج 1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition) داخل وخارج 1
tx_i2c_avalon_waitrequest الناتج 1 واجهات أفالون المعينة للذاكرة من I2C Master
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) مدخل 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) مدخل 8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) الناتج 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) مدخل 1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition) مدخل 1
tx_i2c_irq (إنتل كوارتوس برايم الإصدار القياسي) الناتج 1
tx_ti_i2c_avalon_waitrequest

(الإصدار القياسي Intel Quartus Prime)

 الناتج 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) مدخل 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) مدخل 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) الناتج 8
تابع…
I2C وإشارات الكشف عن المكونات الساخنة
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) مدخل 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) مدخل 1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition) الناتج 1
hdmi_tx_hpd_n مدخل 1 HDMI TX hotplug يكتشف الواجهات
tx_hpd_ack مدخل 1
tx_hpd_req الناتج 1

الجدول 44. إشارات الحكم جهاز الإرسال والاستقبال

إشارة اتجاه عرض وصف
كلك مدخل 1 ساعة إعادة التكوين. يجب أن تشترك هذه الساعة في نفس الساعة مع كتل إدارة إعادة التكوين.
إعادة ضبط مدخل 1 إعادة ضبط الإشارة. يجب أن تشارك عملية إعادة التعيين هذه نفس إعادة التعيين مع كتل إدارة إعادة التكوين.
rx_rcfg_ar مدخل 1 إعادة تكوين RX تمكن الإشارة
tx_rcfg_ar مدخل 1 إعادة تكوين TX تمكين الإشارة
rx_rcfg_ch مدخل 2 يشير إلى القناة التي سيتم إعادة تكوينها في قلب RX. يجب أن تظل هذه الإشارة مؤكدة دائمًا.
tx_rcfg_ch مدخل 2 يشير إلى القناة التي سيتم إعادة تكوينها على TX core. يجب أن تظل هذه الإشارة مؤكدة دائمًا.
rx_reconfig_mgmt_write مدخل 1 إعادة تكوين واجهات Avalon-MM من إدارة إعادة تكوين RX
rx_reconfig_mgmt_read مدخل 1
rx_reconfig_mgmt_address مدخل 10
rx_reconfig_mgmt_writedata مدخل 32
rx_reconfig_mgmt_readdata الناتج 32
rx_reconfig_mgmt_waitrequest الناتج 1
tx_reconfig_mgmt_write مدخل 1 إعادة تكوين واجهات Avalon-MM من إدارة إعادة تكوين TX
tx_reconfig_mgmt_read مدخل 1
tx_reconfig_mgmt_address مدخل 10
tx_reconfig_mgmt_writedata مدخل 32
tx_reconfig_mgmt_readdata الناتج 32
tx_reconfig_mgmt_waitrequest الناتج 1
إعادة تكوين الناتج 1 إعادة تكوين واجهات Avalon-MM لجهاز الإرسال والاستقبال
إعادة تكوين الناتج 1
تابع…
إشارة اتجاه عرض وصف
إعادة تشكيل الناتج 10
إعادة تكوين البيانات الناتج 32
rx_reconfig_readdata مدخل 32
rx_reconfig_waitrequest مدخل 1
tx_reconfig_readdata مدخل 1
tx_reconfig_waitrequest مدخل 1
rx_cal_busy مدخل 1 إشارة حالة المعايرة من جهاز الإرسال والاستقبال RX
tx_cal_busy مدخل 1 إشارة حالة المعايرة من جهاز الإرسال والاستقبال TX
rx_reconfig_cal_busy الناتج 1 إشارة حالة المعايرة إلى جهاز التحكم في إعادة تعيين PHY لجهاز الإرسال والاستقبال RX
tx_reconfig_cal_busy الناتج 1 إشارة حالة المعايرة من عنصر تحكم إعادة تعيين PHY لجهاز الإرسال والاستقبال TX

الجدول 45. إشارات ارتباط RX-TX

إشارة اتجاه عرض وصف
إعادة ضبط مدخل 1 إعادة التعيين إلى المخزن المؤقت FIFO للفيديو / الصوت / المساعد / النطاقات الجانبية.
hdmi_tx_ls_clk مدخل 1 ساعة سرعة وصلة HDMI TX
hdmi_rx_ls_clk مدخل 1 ساعة سرعة وصلة HDMI RX
hdmi_tx_vid_clk مدخل 1 ساعة فيديو HDMI TX
hdmi_rx_vid_clk مدخل 1 ساعة فيديو HDMI RX
hdmi_rx_locked مدخل 3 يشير إلى حالة قفل HDMI RX
hdmi_rx_de مدخل N واجهات فيديو HDMI RX
ملاحظة: ن = رموز لكل ساعة
hdmi_rx_hsync مدخل N
hdmi_rx_vsync مدخل N
hdmi_rx_data مدخل ن * 48
rx_audio_format مدخل 5 واجهات صوت HDMI RX
rx_audio_metadata مدخل 165
rx_audio_info_ai مدخل 48
rx_audio_CTS مدخل 20
rx_audio_N مدخل 20
rx_audio_de مدخل 1
rx_audio_data مدخل 256
rx_gcp مدخل 6 واجهات النطاق الجانبي HDMI RX
rx_info_avi مدخل 112
rx_info_vsi مدخل 61
تابع…
إشارة اتجاه عرض وصف
rx_aux_eop مدخل 1 واجهات HDMI RX الإضافية
rx_aux_sop مدخل 1
rx_aux_valid مدخل 1
rx_aux_data مدخل 72
hdmi_tx_de الناتج N واجهات فيديو HDMI TX

ملاحظة: ن = رموز لكل ساعة
hdmi_tx_hsync الناتج N
hdmi_tx_vsync الناتج N
hdmi_tx_data الناتج ن * 48
tx_audio_format الناتج 5 واجهات الصوت HDMI TX
tx_audio_metadata الناتج 165
tx_audio_info_ai الناتج 48
tx_audio_CTS الناتج 20
tx_audio_N الناتج 20
tx_audio_de الناتج 1
tx_audio_data الناتج 256
tx_gcp الناتج 6 واجهات النطاق الجانبي HDMI TX
tx_info_avi الناتج 112
tx_info_vsi الناتج 61
tx_aux_eop الناتج 1 واجهات HDMI TX الإضافية
tx_aux_sop الناتج 1
tx_aux_valid الناتج 1
tx_aux_data الناتج 72
tx_aux_ready الناتج 1

الجدول 46. إشارات نظام مصمم المنصة

إشارة اتجاه عرض وصف
cpu_clk (الإصدار القياسي Intel Quartus Prime) مدخل 1 ساعة وحدة المعالجة المركزية
Clock_bridge_0_in_clk_clk (إصدار Intel Quartus Prime Pro)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition) مدخل 1 إعادة تعيين وحدة المعالجة المركزية
reset_bridge_0_reset_reset_n (إصدار Intel Quartus Prime Pro)
tmds_bit_clock_ratio_pio_external_connectio n_export مدخل 1 نسبة ساعة بت TMDS
قياس_الصف_الخارجي_التصدير مدخل 24 تردد ساعة TMDS المتوقع
تابع…
إشارة اتجاه عرض وصف
Meas_valid_pio_external_connection_expor t مدخل 1 يشير إلى أن قياس PIO صالح
i2c_master_i2c_serial_sda_in (إصدار Intel Quartus Prime Pro) مدخل 1 واجهات I2C Master
i2c_master_i2c_serial_scl_in (إصدار Intel Quartus Prime Pro) مدخل 1
i2c_master_i2c_serial_sda_oe (إصدار Intel Quartus Prime Pro) الناتج 1
i2c_master_i2c_serial_scl_oe (إصدار Intel Quartus Prime Pro) الناتج 1
i2c_master_ti_i2c_serial_sda_in (إصدار Intel Quartus Prime Pro) مدخل 1
i2c_master_ti_i2c_serial_scl_in (إصدار Intel Quartus Prime Pro) مدخل 1
i2c_master_ti_i2c_serial_sda_oe (إصدار Intel Quartus Prime Pro) الناتج 1
i2c_master_ti_i2c_serial_scl_oe (إصدار Intel Quartus Prime Pro) الناتج 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (إصدار Intel Quartus Prime Pro) الناتج 3 واجهات I2C Master Avalon المعينة للذاكرة لـ DDC و SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (إصدار Intel Quartus Prime Pro) الناتج 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (إصدار Intel Quartus Prime Pro) مدخل 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (إصدار Intel Quartus Prime Pro) الناتج 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (إصدار Intel Quartus Prime Pro) مدخل 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (إصدار Intel Quartus Prime Pro) الناتج 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) الناتج 3 واجهات I2C Master Avalon المعينة للذاكرة لمراجعة بطاقة ابنة Bitec 11 ، التحكم T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) الناتج 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) مدخل 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) الناتج 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ (Intel Quartus Prime Standard Edition) مدخل 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) الناتج 1
تابع…
إشارة اتجاه عرض وصف
edid_ram_access_pio_external_connection_exp أو الناتج 1 واجهات الوصول إلى ذاكرة الوصول العشوائي EDID.
قم بتأكيد edid_ram_access_pio_ external_connection_ export عندما تريد الكتابة إلى EDID RAM في الجزء العلوي RX أو القراءة منه. قم بتوصيل EDID RAM بالوصول إلى Avalon-MM slave في Platform Designer بواجهة EDID RAM على وحدات RX ذات المستوى الأعلى.
edid_ram_slave_translator_address الناتج 8
edid_ram_slave_translator_write الناتج 1
edid_ram_slave_translator_read الناتج 1
edid_ram_slave_translator_readdata مدخل 8
edid_ram_slave_translator_writedata الناتج 8
edid_ram_slave_translator_waitrequest مدخل 1
powerup_cal_done_export (إصدار Intel Quartus Prime Pro) مدخل 1 RX PMA Reconfiguration Avalon واجهات تعيين الذاكرة
rx_pma_cal_busy_export (إصدار Intel Quartus Prime Pro) مدخل 1
rx_pma_ch_export (إصدار Intel Quartus Prime Pro) الناتج 2
rx_pma_rcfg_mgmt_address (إصدار Intel Quartus Prime Pro) الناتج 12
rx_pma_rcfg_mgmt_write (إصدار Intel Quartus Prime Pro) الناتج 1
rx_pma_rcfg_mgmt_read (إصدار Intel Quartus Prime Pro) الناتج 1
rx_pma_rcfg_mgmt_readdata (إصدار Intel Quartus Prime Pro) مدخل 32
rx_pma_rcfg_mgmt_writedata (إصدار Intel Quartus Prime Pro) الناتج 32
rx_pma_rcfg_mgmt_waitrequest (إصدار Intel Quartus Prime Pro) مدخل 1
rx_pma_waitrequest_export (إصدار Intel Quartus Prime Pro) مدخل 1
rx_rcfg_en_export (إصدار Intel Quartus Prime Pro) الناتج 1
rx_rst_xcvr_export (إصدار Intel Quartus Prime Pro) الناتج 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest مدخل 1 إعادة تكوين TX PLL واجهات Avalon المعينة للذاكرة
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata الناتج 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address الناتج 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write الناتج 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read الناتج 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata مدخل 32
تابع…
إشارة اتجاه عرض وصف
tx_pll_waitrequest_pio_external_connection_export مدخل 1 طلب انتظار TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address الناتج 12 TX PMA Reconfiguration Avalon واجهات تعيين الذاكرة
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write الناتج 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read الناتج 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata مدخل 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata الناتج 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest مدخل 1
tx_pma_waitrequest_pio_external_connection_export مدخل 1 طلب انتظار TX PMA
tx_pma_cal_busy_pio_external_connection_exp أو مدخل 1 إعادة معايرة TX PMA مشغولة
tx_pma_ch_export الناتج 2 قنوات TX PMA
tx_rcfg_ar_pio_external_connection_export الناتج 1 تمكين إعادة تكوين TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata الناتج 32 TX IOPLL إعادة تكوين واجهات Avalon المعينة للذاكرة
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata مدخل 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest مدخل 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address الناتج 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write الناتج 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read الناتج 1
tx_os_pio_external_connection_export الناتج 2 المبالغampعامل لينغ:
• 0: لا يوجد تجاوزاتampلينغ
• 1: 3 × زيادةampلينغ
• 2: 4 × زيادةampلينغ
• 3: 5 × زيادةampلينغ
tx_rst_pll_pio_external_connection_export الناتج 1 إعادة التعيين إلى IOPLL و TX PLL
tx_rst_xcvr_pio_external_connection_export الناتج 1 إعادة التعيين إلى TX Native PHY
wd_timer_resetrequest_reset الناتج 1 إعادة تعيين مؤقت الوكالة الدولية للطاقة الذرية
color_ Deep_pio_external_connection_export مدخل 2 عمق اللون
tx_hpd_ack_pio_external_connection_export الناتج 1 بالنسبة لـ TX hotplug ، اكتشف المصافحة
tx_hpd_req_pio_external_connection_export مدخل 1

3.8 تصميم معلمات RTL
استخدم معلمات HDMI TX و RX Top RTL لتخصيص التصميم على سبيل المثالampليه.
تتوفر معظم معلمات التصميم في Design Exampعلامة التبويب le لمحرر معلمات HDMI Intel FPGA IP. لا يزال بإمكانك تغيير التصميم السابقampإعدادات جنيه لك
تم إجراؤه في محرر المعلمات من خلال معلمات RTL.

الجدول 47. معلمات HDMI RX العلوية

المعلمة قيمة وصف
SUPPORT_DEEP_COLOR • 0: لا لون غامق
• 1: لون عميق		 يحدد ما إذا كان يمكن للجوهر ترميز تنسيقات ألوان عميقة.
دعم • 0: لا يوجد AUX
• 1: مدخل AUX		 يحدد ما إذا كان ترميز القناة المساعدة متضمنًا.
SYMBOLS_PER_CLOCK 8 يدعم 8 رموز لكل ساعة لأجهزة Intel Arria 10.
دعم الصوت • 0: لا يوجد صوت
• 1: الصوت		 يحدد ما إذا كان النواة يمكنه ترميز الصوت.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition) 8 (القيمة الافتراضية) سجل قاعدة 2 من حجم ذاكرة الوصول العشوائي EDID.
BITEC_DAUGHTER_CARD_REV • 0: عدم استهداف أي بطاقة ابنة Bitec HDMI
• 4: يدعم مراجعة بطاقة ابنة Bitec HDMI 4
• 6: استهداف مراجعة بطاقة ابنة Bitec HDMI 6
• 11: استهداف مراجعة بطاقة ابنة Bitec HDMI 11 (افتراضي)		 يحدد مراجعة بطاقة ابنة Bitec HDMI المستخدمة. عند تغيير المراجعة ، قد يقوم التصميم بتبديل قنوات جهاز الإرسال والاستقبال وعكس القطبية وفقًا لمتطلبات بطاقة ابنة Bitec HDMI. إذا قمت بتعيين معلمة BITEC_DAUGHTER_CARD_REV على 0 ، فلن يقوم التصميم بإجراء أي تغييرات على قنوات جهاز الإرسال والاستقبال والقطبية.
POLARITY_INVERSION • 0: عكس القطبية
• 1: لا تقم بعكس القطبية		 اضبط هذه المعلمة على 1 لعكس قيمة كل بت من بيانات الإدخال. تعيين هذه المعلمة على 1 يعين 4'b1111 إلى منفذ rx_polinv لجهاز الإرسال والاستقبال RX.

الجدول 48. معلمات HDMI TX العلوية

المعلمة قيمة وصف
USE_FPLL 1 يدعم fPLL كـ TX PLL فقط لأجهزة Intel Cyclone® 10 GX. قم دائمًا بتعيين هذه المعلمة على 1.
SUPPORT_DEEP_COLOR • 0: لا لون غامق
• 1: لون عميق		 يحدد ما إذا كان يمكن للجوهر ترميز تنسيقات ألوان عميقة.
دعم • 0: لا يوجد AUX
• 1: مدخل AUX		 يحدد ما إذا كان ترميز القناة المساعدة متضمنًا.
SYMBOLS_PER_CLOCK 8 يدعم 8 رموز لكل ساعة لأجهزة Intel Arria 10.
تابع…
المعلمة قيمة وصف
دعم الصوت • 0: لا يوجد صوت
• 1: الصوت		 يحدد ما إذا كان النواة يمكنه ترميز الصوت.
BITEC_DAUGHTER_CARD_REV • 0: عدم استهداف أي بطاقة ابنة Bitec HDMI
• 4: يدعم مراجعة بطاقة ابنة Bitec HDMI 4
• 6: استهداف مراجعة بطاقة ابنة Bitec HDMI 6
• 11: استهداف مراجعة بطاقة ابنة Bitec HDMI 11 (افتراضي)		 يحدد مراجعة بطاقة ابنة Bitec HDMI المستخدمة. عند تغيير المراجعة ، قد يقوم التصميم بتبديل قنوات جهاز الإرسال والاستقبال وعكس القطبية وفقًا لمتطلبات بطاقة ابنة Bitec HDMI. إذا قمت بتعيين معلمة BITEC_DAUGHTER_CARD_REV على 0 ، فلن يقوم التصميم بإجراء أي تغييرات على قنوات جهاز الإرسال والاستقبال والقطبية.
POLARITY_INVERSION • 0: عكس القطبية
• 1: لا تقم بعكس القطبية		 اضبط هذه المعلمة على 1 لعكس قيمة كل بت من بيانات الإدخال. تعيين هذه المعلمة على 1 يعين 4'b1111 إلى منفذ tx_polinv لجهاز الإرسال والاستقبال TX.

3.9. إعداد الأجهزة
تصميم HDMI Intel FPGA IP على سبيل المثالample قادر على HDMI 2.0b ويقوم بإجراء عرض توضيحي لدفق فيديو HDMI قياسي.
لتشغيل اختبار الأجهزة ، قم بتوصيل جهاز يدعم HDMI - مثل بطاقة رسومات بواجهة HDMI - بمجموعة جهاز الإرسال والاستقبال Native PHY RX وحوض HDMI
مدخل.

  1. يقوم حوض HDMI بفك تشفير المنفذ إلى دفق فيديو قياسي وإرساله إلى مركز استعادة الساعة.
  2. يقوم قلب HDMI RX بفك تشفير بيانات الفيديو والمساعدات والصوت ليتم إعادتها مرة أخرى بالتوازي مع جوهر HDMI TX من خلال DCFIFO.
  3. ينقل منفذ مصدر HDMI لبطاقة ابنة FMC الصورة إلى الشاشة.

ملحوظة:
إذا كنت ترغب في استخدام لوحة تطوير Intel FPGA أخرى ، فيجب عليك تغيير تعيينات الجهاز وتخصيصات الدبوس. تم اختبار الإعداد التناظري لجهاز الإرسال والاستقبال لمجموعة تطوير Intel Arria 10 FPGA وبطاقة ابنة Bitec HDMI 2.0. يمكنك تعديل الإعدادات الخاصة باللوحة الخاصة بك.

الجدول 49. زر الضغط على اللوحة ووظائف LED للمستخدم

زر الضغط / LED وظيفة
cpu_resetn اضغط مرة واحدة لإجراء إعادة تعيين النظام.
user_pb [0] اضغط مرة واحدة لتبديل إشارة HPD إلى مصدر HDMI القياسي.
user_pb [1] • اضغط مع الاستمرار لإرشاد TX core لإرسال إشارة DVI المشفرة.
• حرر لإرسال إشارة HDMI المشفرة.
user_pb [2] • اضغط مع الاستمرار لإرشاد TX core لإيقاف إرسال إطارات المعلومات من إشارات النطاق الجانبي.
• حرر لاستئناف إرسال إطارات المعلومات من إشارات النطاق الجانبي.
USER_LED [0] حالة قفل RX HDMI PLL.
• 0 = مفتوح
• 1 = مغلق
USER_LED [1] حالة استعداد جهاز الإرسال والاستقبال RX.
تابع…
زر الضغط / LED وظيفة
• 0 = غير جاهز
• 1 = جاهز
USER_LED [2] حالة قفل RX HDMI core.
• 0 = قناة واحدة على الأقل غير مقفلة
• 1 = جميع القنوات الثلاث مقفلة
USER_LED [3] RX المبالغampوضع لينغ.
• 0 = عدم التجاوزampأدى (معدل البيانات> 1,000 ميغابت في الثانية في جهاز Intel Arria 10)
• 1 = زائدampأدى (معدل البيانات <100 ميغابت في الثانية في جهاز Intel Arria 10)
USER_LED [4] TX HDMI PLL حالة القفل.
• 0 = مفتوح
• 1 = مغلق
USER_LED [5] حالة استعداد جهاز الإرسال والاستقبال TX.
• 0 = غير جاهز
• 1 = جاهز
USER_LED [6] TX جهاز الإرسال والاستقبال PLL حالة القفل.
• 0 = مفتوح
• 1 = مغلق
USER_LED [7] TX المبالغampوضع لينغ.
• 0 = عدم التجاوزampأدى (معدل البيانات> 1,000 ميغابت في الثانية في جهاز Intel Arria 10)
• 1 = زائدampأدى (معدل البيانات <1,000 ميغابت في الثانية في جهاز Intel Arria 10)

3.10 Testbench المحاكاة
تحاكي طاولة اختبار المحاكاة الاسترجاع التسلسلي لـ HDMI TX إلى قلب RX.
ملحوظة:
منضدة اختبار المحاكاة هذه غير مدعومة للتصاميم مع تمكين معلمة Include I2C.

3. تصميم HDMI 2.0 على سبيل المثالampلو (دعم FRL = 0)
683156 | 2022.12.27
الشكل 28. مخطط كتلة اختبار محاكاة HDMI Intel FPGA IP

إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 11

الجدول 50. مكونات Testbench

عنصر وصف
فيديو TPG يوفر منشئ نمط اختبار الفيديو (TPG) حافزًا للفيديو.
صوت Sampلو جنرال الصوت sampيوفر le المولد ملفات الصوتampلو التحفيز. يولد المولد نمط بيانات اختبار متزايدًا ليتم إرساله عبر القناة الصوتية.
أوكس سampلو جنرال ال aux sampيوفر le المولد الوحدات المساعدةampلو التحفيز. يولد المولد بيانات ثابتة ليتم إرسالها من المرسل.
فحص CRC يتحقق هذا المدقق مما إذا كان تردد الساعة المسترد لجهاز الإرسال والاستقبال TX يطابق معدل البيانات المطلوب.
فحص بيانات الصوت يقارن فحص البيانات الصوتية ما إذا كان نمط بيانات الاختبار المتزايد قد تم استلامه وفك تشفيره بشكل صحيح.
فحص بيانات Aux يقارن فحص بيانات aux ما إذا كانت بيانات aux المتوقعة قد تم تلقيها وفك تشفيرها بشكل صحيح على جانب المستقبل.

يقوم جدول اختبار محاكاة HDMI بإجراء اختبارات التحقق التالية:

ميزة HDMI تَحَقّق
بيانات الفيديو • يقوم testbench بتنفيذ فحص CRC على فيديو الإدخال والإخراج.
• يتحقق من قيمة CRC للبيانات المرسلة مقابل CRC المحسوبة في بيانات الفيديو المستلمة.
• يقوم منضدة الاختبار بعد ذلك بإجراء الفحص بعد اكتشاف 4 إشارات V-SYNC مستقرة من جهاز الاستقبال.
البيانات المساعدة • ال aux sampيولد le المولد بيانات ثابتة ليتم إرسالها من المرسل.
• على جانب المستقبل ، يقارن المولد ما إذا كانت البيانات المساعدة المتوقعة قد تم استلامها وفك تشفيرها بشكل صحيح.
البيانات الصوتية • الصوت sampينشئ le المولد نمط بيانات اختبار متزايدًا ليتم إرساله عبر القناة الصوتية.
• على جانب المستقبل ، يقوم مدقق البيانات الصوتية بفحص ومقارنة ما إذا كان نمط بيانات الاختبار المتزايد قد تم استلامه وفك تشفيره بشكل صحيح.

تنتهي المحاكاة الناجحة بالرسالة التالية:
# SYMBOLS_PER_CLOCK = 2
# مركز فيينا الدولي = 4
# فرل_رات = 0
# بي بي بي = 0
# AUDIO_FREQUENCY (كيلوهرتز) = 48
#القناة_الصوتية = 8
# تمريرة المحاكاة

الجدول 51. HDMI Intel FPGA IP Design Example المحاكاة المدعومة

محاكي فيريلوج HDL لغة VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition نعم نعم
VCS / VCS MX نعم نعم
ريفيرا برو نعم نعم
اكسيليوم الموازي نعم لا

3.11. ترقية التصميم الخاص بك
الجدول 52. تصميم HDMI مثالampلو التوافق مع إصدار برنامج Intel Quartus Prime Pro Edition السابق

مثال على التصميمampلو البديل القدرة على الترقية إلى Intel Quartus Prime Pro Edition 20.3
مثال على تصميم HDMI 2.0ampلو (دعم FRL = 0) لا

لأي تصميم غير متوافق على سبيل المثالampليس عليك القيام بما يلي:

  1. إنشاء تصميم جديد على سبيل المثالampفي إصدار برنامج Intel Quartus Prime Pro Edition الحالي باستخدام نفس التكوينات لتصميمك الحالي.
  2. قارن التصميم بالكامل على سبيل المثالample مع التصميم السابقampتم إنشاؤه باستخدام إصدار برنامج Intel Quartus Prime Pro Edition السابق. تم العثور على ميناء فوق التغييرات.

HDCP عبر HDMI 2.0 / 2.1 تصميم Example

HDCP عبر تصميم أجهزة HDMI على سبيل المثالampيساعدك le على تقييم وظائف ميزة HDCP ويمكّنك من استخدام الميزة في تصميمات Intel Arria 10 الخاصة بك.
ملحوظة:
لا يتم تضمين ميزة HDCP في برنامج Intel Quartus Prime Pro Edition. للوصول إلى ميزة HDCP ، اتصل بشركة Intel على https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1 حماية المحتوى الرقمي ذي النطاق الترددي العالي (HDCP)
حماية المحتوى الرقمي ذي النطاق الترددي العالي (HDCP) هو شكل من أشكال حماية الحقوق الرقمية لإنشاء اتصال آمن بين المصدر والشاشة.
أنشأت Intel التقنية الأصلية ، والتي تم ترخيصها من قبل مجموعة Digital Content Protection LLC. HDCP هي طريقة حماية من النسخ حيث يتم تشفير دفق الصوت / الفيديو بين جهاز الإرسال وجهاز الاستقبال ، مما يحميها من النسخ غير القانوني.
تلتزم ميزات HDCP بالإصدار 1.4 من مواصفات HDCP والإصدار 2.3 من مواصفات HDCP.
تؤدي عناوين IP الخاصة بـ HDCP 1.4 و HDCP 2.3 جميع العمليات الحسابية ضمن منطق الأجهزة الأساسي مع عدم إمكانية الوصول إلى قيم سرية (مثل المفتاح الخاص ومفتاح الجلسة) من خارج عنوان IP المشفر.

الجدول 53. وظائف IP HDCP

اتش دي سي بي اي بي الوظائف
اتش دي سي بي 1.4 اي بي • تبادل التوثيق
- حساب المفتاح الرئيسي (كم)
- توليد العشوائية An
- حساب مفتاح الجلسة (Ks) و M0 و R0.
• المصادقة مع مكرر
- حساب والتحقق من V و V '
• التحقق من سلامة الارتباط
- حساب مفتاح الإطار (Ki) و Mi و Ri.
تابع…

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.

ايزو
9001:2015
مسجل

اتش دي سي بي اي بي الوظائف
• جميع أوضاع التشفير بما في ذلك hdcpBlockCipher و hdcpStreamCipher و hdcpRekeyCipher و hdcpRngCipher
• إشارة حالة التشفير الأصلية (DVI) وإشارة حالة التشفير المحسنة (HDMI)
• مولد الأرقام العشوائية الحقيقية (TRNG)
- يعتمد على الأجهزة، والتنفيذ الرقمي الكامل ومولد الأرقام العشوائية غير الحتمية
اتش دي سي بي 2.3 اي بي • المفتاح الرئيسي (كم)، مفتاح الجلسة (كانساس) وتوليد نونس (rn، riv).
- متوافق مع NIST.SP800-90A لتوليد الأرقام العشوائية
• المصادقة وتبادل المفاتيح
- إنشاء أرقام عشوائية لـ rtx و rrx المتوافقة مع NIST.SP800-90A لتوليد الأرقام العشوائية
- التحقق من التوقيع على شهادة المتلقي (certrx) باستخدام المفتاح العام DCP (kpubdcp)
- 3072 بت RSASSA-PKCS#1 v1.5
— تشفير وفك تشفير RSAES-OAEP (PKCS#1 v2.1) للمفتاح الرئيسي (كم)
- اشتقاق kd (dkey0، dkey1) باستخدام وضع AES-CTR
— الحساب والتحقق من H وH'
— حساب Ekh(كم) و كم (الاقتران)
• المصادقة مع مكرر
- حساب والتحقق من V و V '
— الحساب والتحقق من M وM'
• تجديد النظام (SRM)
- التحقق من توقيع SRM باستخدام kpubdcp
- 3072 بت RSASSA-PKCS#1 v1.5
• جلسة تبادل المفاتيح
• توليد وحساب Edkey(ks) وriv.
• اشتقاق dkey2 باستخدام وضع AES-CTR
• التحقق من المنطقة
— الحساب والتحقق من L وL'
- جيل نونس (rn)
• إدارة دفق البيانات
— إنشاء تيار رئيسي يعتمد على وضع AES-CTR
• خوارزميات التشفير غير المتماثلة
- RSA بطول معامل يبلغ 1024 (kpubrx) و3072 (kpubdcp) بت
- RSA-CRT (نظرية الباقي الصينية) بطول معامل يبلغ 512 بت (kprivrx) وطول أس يبلغ 512 بت (kprivrx)
• وظيفة التشفير على مستوى منخفض
- خوارزميات التشفير المتماثلة
• وضع AES-CTR بطول مفتاح 128 بت
— خوارزميات التجزئة وMGF وHMAC
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- مولد الأرقام العشوائية الحقيقية (TRNG)
• متوافق مع NIST.SP800-90A
• الأجهزة القائمة على التنفيذ الرقمي الكامل ومولد الأرقام العشوائية غير الحتمية

4.1.1. HDCP عبر تصميم HDMI على سبيل المثالampلو الهندسة المعمارية
تعمل ميزة HDCP على حماية البيانات حيث يتم نقل البيانات بين الأجهزة المتصلة عبر HDMI أو واجهات رقمية أخرى محمية بتقنية HDCP.
تتضمن الأنظمة المحمية بتقنية HDCP ثلاثة أنواع من الأجهزة:

4. HDCP عبر HDMI 2.0/2.1 التصميم السابقample
683156 | 2022.12.27
• المصادر (تكساس)
• المصارف (RX)
• الراسبين
هذا التصميم السابقampيعرض نظام HDCP في جهاز مكرر حيث يقبل البيانات، ويفك تشفيرها، ثم يعيد تشفير البيانات، وأخيرًا يعيد إرسال البيانات. تحتوي أجهزة التكرار على مدخلات ومخرجات HDMI. يقوم بإنشاء مثيل لمخازن FIFO المؤقتة لتنفيذ دفق فيديو HDMI مباشر بين حوض HDMI والمصدر. قد يقوم ببعض عمليات معالجة الإشارات، مثل تحويل مقاطع الفيديو إلى تنسيق عالي الدقة عن طريق استبدال مخازن FIFO المؤقتة بنوى IP لمجموعة معالجة الفيديو والصور (VIP).

الشكل 29. تصميم HDCP عبر HDMI على سبيل المثالampلو مخطط كتلة

إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 12

الأوصاف التالية حول بنية التصميم على سبيل المثالampلو تتوافق مع HDCP عبر تصميم HDMI على سبيل المثالampمخطط كتلة لو. عندما يكون SUPPORT FRL = 1 أو
دعم إدارة مفاتيح HDCP = 1، التصميم على سبيل المثالampيختلف التسلسل الهرمي قليلاً عن الشكل 29 في الصفحة 95 ولكن وظائف HDCP الأساسية تظل كما هي
نفس.

  1. إن HDCP1x وHDCP2x عبارة عن عناوين IP متوفرة من خلال محرر معلمات HDMI Intel FPGA IP. عندما تقوم بتكوين HDMI IP في محرر المعلمات، يمكنك تمكين وتضمين إما HDCP1x أو HDCP2x أو كلا IPs كجزء من النظام الفرعي. مع تمكين كلا عنواني HDCP IP، يقوم HDMI IP بتكوين نفسه في الهيكل المتتالي حيث يتم توصيل HDCP2x وHDCP1x IPs بشكل متتالي.
    • تقوم واجهة خروج HDCP الخاصة بـ HDMI TX بإرسال بيانات صوتية وفيديو غير مشفرة.
    • يتم تشفير البيانات غير المشفرة بواسطة كتلة HDCP النشطة ويتم إرسالها مرة أخرى إلى HDMI TX عبر واجهة HDCP Ingress للإرسال عبر الرابط.
    • يضمن النظام الفرعي لوحدة المعالجة المركزية (CPU) باعتباره وحدة التحكم الرئيسية في المصادقة أن يكون واحدًا فقط من عناوين IP لـ HDCP TX نشطًا في أي وقت معين وأن يكون الآخر سلبيًا.
    • وبالمثل، يقوم HDCP RX أيضًا بفك تشفير البيانات المستلمة عبر الرابط من HDCP TX خارجي.
  2. تحتاج إلى برمجة عناوين HDCP IP باستخدام مفاتيح الإنتاج الصادرة عن حماية المحتوى الرقمي (DCP). قم بتحميل المفاتيح التالية:
    الجدول 54. مفاتيح الإنتاج الصادرة عن DCP
    حماية عالية الجودة TX / RX المفاتيح
    HDCP2x TX 16 بايت: الثابت العالمي (lc128)
    RX • 16 بايت (مثل TX): الثابت العالمي (lc128)
    • 320 بايت: مفتاح RSA الخاص (kprivrx)
    • 522 بايت: شهادة المفتاح العام RSA (certrx)
    HDCP1x TX • 5 بايت: ناقل تحديد مفتاح TX (Aksv)
    • 280 بايت: مفاتيح جهاز TX الخاص (Akeys)
    RX • 5 بايت: ناقل تحديد مفتاح RX (Bksv)
    • 280 بايت: مفاتيح الأجهزة الخاصة RX (Bkeys)

    التصميم السابقampينفذ le الذكريات الرئيسية مثل ذاكرة الوصول العشوائي البسيطة ذات المنفذ المزدوج وذاكرة الوصول العشوائي المتزامنة ذات الساعة المزدوجة. بالنسبة لحجم المفتاح الصغير مثل HDCP2x TX، يقوم IP بتنفيذ ذاكرة المفتاح باستخدام السجلات في المنطق العادي.
    ملحوظة: لا توفر Intel مفاتيح إنتاج HDCP مع التصميم السابقample أو Intel FPGA IPs تحت أي ظرف من الظروف. لاستخدام عناوين IP HDCP أو التصميم السابقampإذا، يجب أن تصبح من مستخدمي HDCP وأن تحصل على مفاتيح الإنتاج مباشرة من شركة Digital Content Protection LLC (DCP).
    لتشغيل التصميم السابقampلو، يمكنك إما تحرير الذاكرة الرئيسية fileيتم في وقت الترجمة تضمين مفاتيح الإنتاج أو تنفيذ الكتل المنطقية لقراءة مفاتيح الإنتاج بشكل آمن من جهاز تخزين خارجي وكتابتها في الذكريات الرئيسية في وقت التشغيل.

  3. يمكنك ضبط وظائف التشفير المطبقة في HDCP2x IP بأي تردد يصل إلى 200 ميجاهرتز. يحدد تردد هذه الساعة مدى سرعة
    تعمل مصادقة HDCP2x. يمكنك اختيار مشاركة الساعة 100 ميجا هرتز المستخدمة لمعالج Nios II ولكن سيتم مضاعفة زمن الوصول للمصادقة مقارنة باستخدام ساعة 200 ميجا هرتز.
  4. يتم إرسال القيم التي يجب تبادلها بين HDCP TX وHDCP RX عبر واجهة HDMI DDC (الواجهة التسلسلية I2 C) الخاصة بـ HDCP-
    واجهة محمية. يجب أن يقدم HDCP RX جهازًا منطقيًا على ناقل I2C لكل رابط يدعمه. يتم تكرار الرقيق I2C لمنفذ HDCP بعنوان الجهاز 0x74. يقوم بتشغيل منفذ تسجيل HDCP (Avalon-MM) لكل من HDCP2x وHDCP1x RX IPs.
  5. يستخدم HDMI TX جهاز IC الرئيسي لقراءة EDID من RX ونقل بيانات SCDC المطلوبة لتشغيل HDMI 2.0 إلى RX. يتم أيضًا استخدام نفس معالج I2C الرئيسي الذي يحركه معالج Nios II لنقل رسائل HDCP بين TX وRX. تم تضمين I2C الرئيسي في النظام الفرعي لوحدة المعالجة المركزية.
  6. يعمل معالج Nios II كرئيس في بروتوكول المصادقة ويحرك سجلات التحكم والحالة (Avalon-MM) لكل من HDCP2x وHDCP1x TX
    عناوين IP. تقوم برامج تشغيل البرامج بتنفيذ جهاز حالة بروتوكول المصادقة بما في ذلك التحقق من توقيع الشهادة، وتبادل المفتاح الرئيسي، والتحقق من المنطقة، وتبادل مفاتيح الجلسة، والاقتران، والتحقق من سلامة الارتباط (HDCP1x)، والمصادقة باستخدام أجهزة إعادة الإرسال، مثل نشر معلومات الهيكل ونشر معلومات إدارة التدفق. لا تنفذ برامج تشغيل البرامج أيًا من وظائف التشفير التي يتطلبها بروتوكول المصادقة. وبدلاً من ذلك، تقوم أجهزة HDCP IP بتنفيذ جميع وظائف التشفير مما يضمن عدم إمكانية الوصول إلى أي قيم سرية.
    7. في عرض مكرر حقيقي حيث يكون نشر معلومات الهيكل مطلوبًا، يقوم معالج Nios II بتشغيل منفذ رسائل مكرر (Avalon-MM) لكل من HDCP2x وHDCP1x RX IPs. يقوم معالج Nios II بمسح بت RX REPEATER إلى 0 عندما يكتشف أن المصب المتصل غير قادر على HDCP أو عندما لا يكون هناك اتصال بالمصب. بدون الاتصال بالمصب، أصبح نظام RX الآن جهاز استقبال لنقطة النهاية، وليس مكررًا. وعلى العكس من ذلك، يقوم معالج Nios II بتعيين بت RX REPEATER على 1 عند اكتشاف أن المصب قادر على HDCP.

4.2. تدفق برامج المعالج Nios II
يتضمن المخطط الانسيابي لبرنامج Nios II عناصر تحكم مصادقة HDCP عبر تطبيق HDMI.
الشكل 30. المخطط الانسيابي لبرنامج المعالج Nios II

إنتل HDMI Arria 10 FPGA IP Design Example - مخطط كتلة 13

  1. يقوم برنامج Nios II بتهيئة وإعادة ضبط جهاز HDMI TX PLL وجهاز إرسال واستقبال TX PHY وI2C الرئيسي ومؤقت TI الخارجي.
  2. يقوم برنامج Nios II باستطلاع إشارة صالحة للكشف عن المعدل الدوري من دائرة الكشف عن معدل RX لتحديد ما إذا كانت دقة الفيديو قد تغيرت وما إذا كانت إعادة تكوين TX مطلوبة. يقوم البرنامج أيضًا باستقصاء إشارة اكتشاف التوصيل السريع TX لتحديد ما إذا كان قد حدث حدث التوصيل السريع TX.
  3. عندما يتم استلام إشارة صالحة من دائرة اكتشاف معدل RX، يقرأ برنامج Nios II قيم SCDC وعمق الساعة من HDMI RX ويسترد نطاق تردد الساعة بناءً على المعدل المكتشف لتحديد ما إذا كانت هناك حاجة إلى إعادة تكوين HDMI TX PLL وجهاز الإرسال والاستقبال PHY. إذا كانت إعادة تكوين TX مطلوبة، فإن برنامج Nios II يأمر I2C الرئيسي بإرسال قيمة SCDC إلى RX الخارجي. ثم يصدر الأمر بإعادة تكوين جهاز الإرسال والاستقبال HDMI TX PLL وTX
    PHY، متبوعًا بإعادة معايرة الجهاز، وتسلسل إعادة التعيين. إذا لم يتغير المعدل، فلا يلزم إعادة تكوين TX أو إعادة مصادقة HDCP.
  4. عند وقوع حدث التوصيل السريع لـ TX، يأمر برنامج Nios II وحدة I2C الرئيسية بإرسال قيمة SCDC إلى RX خارجي، ثم قراءة EDID من RX
    وتحديث ذاكرة الوصول العشوائي EDID الداخلية. يقوم البرنامج بعد ذلك بنشر معلومات EDID إلى المنبع.
  5. يبدأ برنامج Nios II نشاط HDCP عن طريق إصدار أمر لـ I2C الرئيسي لقراءة الإزاحة 0x50 من RX الخارجي لاكتشاف ما إذا كان المصب قادرًا على HDCP، أو
    خلاف ذلك:
    • إذا كانت قيمة HDCP2Version التي تم إرجاعها هي 1، فإن المصب يكون HDCP2xcapable.
    • إذا كانت القيمة التي تم إرجاعها لقراءات 0x50 بأكملها هي 0، فإن المصب قادر على HDCP1x.
    • إذا كانت القيمة التي تم إرجاعها لقراءات 0x50 بأكملها هي 1، فهذا يعني أن التدفق النهائي إما غير قادر على HDCP أو غير نشط.
    • إذا لم يكن البث الهابط في السابق قادرًا على HDCP أو غير نشط ولكنه حاليًا قادر على HDCP، يقوم البرنامج بتعيين بت REPEATER الخاص بالمكرر العلوي (RX) إلى 1 للإشارة إلى أن RX أصبح الآن مكررًا.
    • إذا كان البث الهابط قادرًا سابقًا على HDCP ولكنه حاليًا غير قادر على HDCP أو غير نشط، يقوم البرنامج بتعيين بت REPEATER على 0 للإشارة إلى أن RX أصبح الآن جهاز استقبال لنقطة النهاية.
  6. يبدأ البرنامج بروتوكول مصادقة HDCP2x الذي يتضمن التحقق من توقيع شهادة RX، وتبادل المفاتيح الرئيسية، والتحقق من المنطقة، وتبادل مفاتيح الجلسة، والاقتران، والمصادقة مع أجهزة إعادة الإرسال مثل نشر معلومات الهيكل.
  7. عندما يكون برنامج Nios II في حالة المصادقة، يأمر I2C الرئيسي باستقصاء سجل RxStatus من RX خارجي، وإذا اكتشف البرنامج أنه تم تعيين بت REAUTH_REQ، فإنه يبدأ إعادة المصادقة ويعطل تشفير TX.
  8. عندما يكون المصب مكررًا ويتم تعيين البت READY الخاص بسجل RxStatus على 1، فهذا يشير عادةً إلى أن طوبولوجيا المصب قد تغيرت. لذا، فإن برنامج Nios II يأمر سيد I2C بقراءة قائمة معرف_الاستقبال من المصب والتحقق من القائمة. إذا كانت القائمة صالحة ولم يتم اكتشاف أي خطأ في الهيكل، فسينتقل البرنامج إلى وحدة إدارة تدفق المحتوى. وبخلاف ذلك، فإنه يبدأ عملية إعادة المصادقة ويعطل تشفير TX.
  9. يقوم برنامج Nios II بإعداد قيم استقبال ID_List وRxInfo ثم يكتب إلى منفذ رسالة مكرر Avalon-MM الخاص بمكرر الإرسال (RX). يقوم RX بعد ذلك بنشر القائمة إلى TX الخارجي (المنبع).
  10. اكتملت المصادقة في هذه المرحلة. يتيح البرنامج تشفير TX.
  11. يبدأ البرنامج بروتوكول مصادقة HDCP1x الذي يتضمن تبادل المفاتيح والمصادقة مع أجهزة إعادة الإرسال.
  12. يقوم برنامج Nios II بإجراء فحص سلامة الارتباط من خلال قراءة ومقارنة Ri' وRi من RX الخارجي (المصب) وHDCP1x TX على التوالي. إذا كانت القيم
    غير متطابقتين، فهذا يشير إلى فقدان المزامنة وسيبدأ البرنامج عملية إعادة المصادقة ويعطل تشفير TX.
  13. إذا كان المصب مكررًا وتم تعيين البت READY لسجل Bcaps على 1، فهذا يشير عادةً إلى أن طوبولوجيا المصب قد تغيرت. لذا، فإن برنامج Nios II يأمر معالج I2C الرئيسي بقراءة قيمة قائمة KSV من المصب والتحقق من القائمة. إذا كانت القائمة صالحة ولم يتم اكتشاف أي خطأ في الهيكل، يقوم البرنامج بإعداد قائمة KSV وقيمة Bstatus ويكتب إلى منفذ رسالة Avalon-MM Repeater الخاص بالمكرر العلوي (RX). يقوم RX بعد ذلك بنشر القائمة إلى TX الخارجي (المنبع). وبخلاف ذلك، فإنه يبدأ عملية إعادة المصادقة ويعطل تشفير TX.

4.3. تجول التصميم
إعداد وتشغيل HDCP عبر تصميم HDMI على سبيل المثالampلو يتكون من خمسة قtagإِسْ

  1. قم بإعداد الأجهزة.
  2. إنشاء التصميم.
  3. قم بتحرير ذاكرة مفتاح HDCP fileلتضمين مفاتيح إنتاج HDCP الخاصة بك.
    أ. قم بتخزين مفاتيح إنتاج HDCP العادية في FPGA (دعم إدارة مفاتيح HDCP = 0)
    ب. قم بتخزين مفاتيح إنتاج HDCP المشفرة في ذاكرة فلاش خارجية أو EEPROM (دعم إدارة مفاتيح HDCP = 1)
  4. تجميع التصميم.
  5. View النتائج.

4.3.1. قم بإعداد الأجهزة
الأول سtagه من المظاهرة هو إعداد الأجهزة.
عندما يكون SUPPORT FRL = 0، اتبع هذه الخطوات لإعداد الجهاز للعرض التوضيحي:

  1. قم بتوصيل بطاقة Bitec HDMI 2.0 FMC التابعة (المراجعة 11) بمجموعة تطوير Arria 10 GX في منفذ FMC B.
  2. قم بتوصيل مجموعة تطوير Arria 10 GX بجهاز الكمبيوتر الخاص بك باستخدام كابل USB.
  3. قم بتوصيل كابل HDMI من موصل HDMI RX الموجود على بطاقة Bitec HDMI 2.0 FMC التابعة إلى جهاز HDMI يدعم HDCP، مثل بطاقة رسومية مع مخرج HDMI.
  4. قم بتوصيل كابل HDMI آخر من موصل HDMI TX الموجود على بطاقة Bitec HDMI 2.0 FMC التابعة إلى جهاز HDMI يدعم HDCP، مثل التلفزيون المزود بمدخل HDMI.

عندما يكون SUPPORT FRL = 1، اتبع هذه الخطوات لإعداد الأجهزة لـ توضيح:

  1. قم بتوصيل بطاقة Bitec HDMI 2.1 FMC الفرعية (الإصدار 9) بمجموعة تطوير Arria 10 GX في منفذ FMC B.
  2. قم بتوصيل مجموعة تطوير Arria 10 GX بجهاز الكمبيوتر الخاص بك باستخدام كابل USB.
  3. قم بتوصيل كابلات HDMI 2.1 من الفئة 3 من موصل HDMI RX الموجود على بطاقة Bitec HDMI 2.1 FMC الفرعية إلى مصدر HDMI 2.1 يدعم HDCP، مثل Quantum Data 980 48G Generator.
  4. قم بتوصيل كبلات HDMI 2.1 فئة 3 أخرى من موصل HDMI TX الموجود على بطاقة Bitec HDMI 2.1 FMC الفرعية إلى حوض HDMI 2.1 الذي يدعم HDCP، مثل
    محلل بيانات الكم 980 48G.

4.3.2. إنشاء التصميم
بعد إعداد الجهاز، تحتاج إلى إنشاء التصميم.
قبل أن تبدأ، تأكد من تثبيت ميزة HDCP في برنامج Intel Quartus Prime Pro Edition.

  1. انقر فوق "أدوات" ← "كتالوج IP" وحدد Intel Arria 10 كعائلة الأجهزة المستهدفة.
    ملحوظة: تصميم HDCP على سبيل المثالampيدعم أجهزة Intel Arria 10 وIntel Stratix® 10 فقط.
  2. في كتالوج IP، حدد موقع HDMI Intel FPGA IP وانقر عليه نقرًا مزدوجًا. تظهر نافذة تغيير IP الجديد.
  3. حدد اسم المستوى الأعلى لنوع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .qsys أو .ip.
  4. انقر فوق موافق. يظهر محرر المعلمة.
  5. في علامة التبويب IP ، قم بتكوين المعلمات المطلوبة لكل من TX و RX.
  6. قم بتشغيل معلمة دعم HDCP 1.4 أو دعم HDCP 2.3 لإنشاء تصميم HDCP على سبيل المثالampليه.
  7. قم بتشغيل معلمة Support HDCP Key Management إذا كنت تريد تخزين مفتاح إنتاج HDCP بتنسيق مشفر في ذاكرة الفلاش الخارجية أو EEPROM. بخلاف ذلك، قم بإيقاف تشغيل معلمة دعم إدارة مفتاح HDCP لتخزين مفتاح إنتاج HDCP بتنسيق عادي في FPGA.
  8. على التصميم السابقampعلامة التبويب le ، حدد Arria 10 HDMI RX-TX Retransmit.
  9. حدد التوليف لإنشاء تصميم الأجهزة على سبيل المثالampليه.
  10. لتوليد File تنسيق ، حدد Verilog أو VHDL.
  11. بالنسبة إلى Target Development Kit، حدد Arria 10 GX FPGA Development Kit. إذا قمت بتحديد مجموعة التطوير، فسيتغير الجهاز المستهدف (المحدد في الخطوة 4) ليطابق الجهاز الموجود في مجموعة التطوير. بالنسبة لمجموعة تطوير Arria 10 GX FPGA، الجهاز الافتراضي هو 10AX115S2F45I1SG.
  12. انقر فوق إنشاء Exampلو تصميم لتوليد المشروع files وبرمجة البرامج القابلة للتنفيذ وتنسيق الارتباط (ELF). file.

4.3.3. تضمين مفاتيح إنتاج HDCP
4.3.3.1. قم بتخزين مفاتيح إنتاج HDCP العادية في FPGA (يدعم مفتاح HDCP الإدارة = 0)
بعد إنشاء التصميم، قم بتحرير ذاكرة مفتاح HDCP fileلتضمين مفاتيح الإنتاج الخاصة بك.
لتضمين مفاتيح الإنتاج، اتبع الخطوات التالية.

  1. حدد موقع الذاكرة الرئيسية التالية fileق في /rtl/hdcp/ الدليل:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. افتح ملف hdcp2x_rx_kmem.v file وحدد موقع مفتاح الفاكس المحدد مسبقًا R1 للشهادة العامة للمستلم ومفتاح RX الخاص والثابت العالمي كما هو موضح في المثال السابقampأدناه.
    الشكل 31. مصفوفة الأسلاك لمفتاح الفاكس R1 للشهادة العامة للمستلم
    إنتل HDMI Arria 10 FPGA IP Design Exampلو - الشهادة العامةالشكل 32. مصفوفة الأسلاك لمفتاح الفاكس R1 لمفتاح RX الخاص والثابت العالمي
    إنتل HDMI Arria 10 FPGA IP Design Exampلو - الثابت العالمي
  3. حدد موقع العنصر النائب لمفاتيح الإنتاج واستبدله بمفاتيح الإنتاج الخاصة بك في مصفوفة الأسلاك الخاصة بها بتنسيق endian الكبير.
    الشكل 33. مصفوفة الأسلاك لمفاتيح إنتاج HDCP (عنصر نائب)
    إنتل HDMI Arria 10 FPGA IP Design Exampلو - الثابت العالمي 1
  4. كرر الخطوة 3 لجميع الذاكرة الرئيسية الأخرى fileس. عند الانتهاء من تضمين مفاتيح الإنتاج الخاصة بك في كل ذاكرة المفاتيح files، تأكد من تعيين المعلمة USE_FACSIMILE على 0 في التصميم السابقampلو المستوى الأعلى file (a10_hdmi2_demo.v)

4.3.3.1.1. تعيين مفتاح HDCP من مفتاح DCP Files
توضح الأقسام التالية تعيين مفاتيح إنتاج HDCP المخزنة في مفتاح DCP fileفي مصفوفة الأسلاك الخاصة بـ HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v و hdcp1x_rx_kmem.v files
بالنسبة إلى hdcp1x_tx_kmem.v وhdcp1x_rx_kmem.v files

  • هذين الاثنين files تشترك في نفس التنسيق.
  • لتحديد مفتاح HDCP1 TX DCP الصحيح file بالنسبة لـ hdcp1x_tx_kmem.v، تأكد من أن أول 4 بايتات من الملف file هي "0x01، 0x00، 0x00، 0x00".
  • لتحديد مفتاح HDCP1 RX DCP الصحيح file بالنسبة لـ hdcp1x_rx_kmem.v، تأكد من أن أول 4 بايتات من الملف file هي "0x02، 0x00، 0x00، 0x00".
  • المفاتيح الموجودة في مفتاح DCP files بتنسيق Little-Endian. للاستخدام في kmem files، يجب عليك تحويلها إلى big-endian.

الشكل 34. تعيين البايت من مفتاح HDCP1 TX DCP file إلى hdcp1x_tx_kmem.v

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الثابت العالمي 2

ملحوظة:
يتم عرض رقم البايت بالتنسيق أدناه:

  • حجم المفتاح بالبايت * رقم المفتاح + رقم البايت في الصف الحالي + الإزاحة الثابتة + حجم الصف بالبايت * رقم الصف.
  • يشير 308*n إلى أن كل مجموعة مفاتيح تحتوي على 308 بايت.
  • يشير 7*y إلى أن كل صف يحتوي على 7 بايت.

الشكل 35. مفتاح HDCP1 TX DCP file ملء مع القيم غير المرغوب فيه

إنتل HDMI Arria 10 FPGA IP Design Exampلو - القيم غير المرغوب فيه

الشكل 36. مصفوفات الأسلاك لـ hdcp1x_tx_kmem.v
Example of hdcp1x_tx_kmem.v وكيف ترتبط صفائف الأسلاك الخاصة به بالملف السابقampلو مفتاح HDCP1 TX DCP file في الشكل 35 في الصفحة 105.

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الثابت العالمي 3

4.3.3.1.3. hdcp2x_rx_kmem.v file
بالنسبة إلى hdcp2x_rx_kmem.v file

  • لتحديد مفتاح HDCP2 RX DCP الصحيح file بالنسبة لـ hdcp2x_rx_kmem.v، تأكد من أن أول 4 بايتات من الملف file هي "0x00، 0x00، 0x00، 0x02".
  • المفاتيح الموجودة في مفتاح DCP files بتنسيق Little-Endian.

الشكل 37. تعيين البايت من مفتاح HDCP2 RX DCP file إلى hdcp2x_rx_kmem.v
يوضح الشكل أدناه تعيين البايت الدقيق من مفتاح HDCP2 RX DCP file إلى hdcp2x_rx_kmem.v.

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الثابت العالمي 4

ملحوظة:
يتم عرض رقم البايت بالتنسيق أدناه:

  • حجم المفتاح بالبايت * رقم المفتاح + رقم البايت في الصف الحالي + الإزاحة الثابتة + حجم الصف بالبايت * رقم الصف.
  • يشير 862*n إلى أن كل مجموعة مفاتيح تحتوي على 862 بايت.
  • يشير 16*y إلى أن كل صف يحتوي على 16 بايت. يوجد استثناء في cert_rx_prod حيث يحتوي ROW 32 على 10 بايت فقط.

الشكل 38. مفتاح HDCP2 RX DCP file ملء مع القيم غير المرغوب فيه

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الشهادة العامة 1

الشكل 39. مصفوفات الأسلاك لـ hdcp2x_rx_kmem.v
يوضح هذا الشكل صفائف الأسلاك لتعيين hdcp2x_rx_kmem.v (cert_rx_prod، وkprivrx_qinv_prod، وlc128_prod) إلى الملف السابقampلو مفتاح HDCP2 RX DCP file in
الشكل 38 في الصفحة 108.

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الشهادة العامة 2

4.3.3.1.4. hdcp2x_tx_kmem.v file
بالنسبة إلى hdcp2x_tx_kmem.v file:

  • لتحديد مفتاح HDCP2 TX DCP الصحيح file بالنسبة لـ hdcp2x_tx_kmem.v، تأكد من أن أول 4 بايتات من الملف file هي "0x00، 0x00، 0x00، 0x01".
  • المفاتيح الموجودة في مفتاح DCP files بتنسيق Little-Endian.
  • وبدلاً من ذلك، يمكنك تطبيق lc128_prod من hdcp2x_rx_kmem.v مباشرةً على hdcp2x_tx_kmem.v. المفاتيح تشترك في نفس القيم.

الشكل 40. مجموعة الأسلاك من hdcp2x_tx_kmem.v
يوضح هذا الشكل تعيين البايت الدقيق من مفتاح HDCP2 TX DCP file إلى hdcp2x_tx_kmem.v.

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الشهادة العامة 3

4.3.3.2. قم بتخزين مفاتيح إنتاج HDCP المشفرة في ذاكرة فلاش خارجية أو EEPROM (دعم إدارة مفاتيح HDCP = 1)
الشكل 41. انتهى المستوى العاليview لإدارة مفاتيح HDCP

إنتل HDMI Arria 10 FPGA IP Design Exampلو - الشهادة العامة 4

عند تشغيل معلمة دعم إدارة مفتاح HDCP، يمكنك التحكم في تشفير مفتاح إنتاج HDCP باستخدام الأداة المساعدة لبرنامج تشفير المفاتيح (KEYENC) وتصميم مبرمج المفاتيح الذي توفره Intel. يجب عليك توفير مفاتيح إنتاج HDCP ومفتاح حماية HDCP 128 بت. مفتاح حماية HDCP
يقوم بتشفير مفتاح إنتاج HDCP وتخزين المفتاح في ذاكرة الفلاش الخارجية (على سبيل المثالampجنيه، EEPROM) على بطاقة ابنة HDMI.
قم بتشغيل معلمة دعم إدارة مفتاح HDCP وتصبح ميزة فك التشفير الرئيسية (KEYDEC) متاحة في مراكز HDCP IP. نفس حماية HDCP
يجب استخدام المفتاح في KEYDEC لاسترداد مفاتيح إنتاج HDCP في وقت التشغيل لمحركات المعالجة. يدعم KEYENC وKEYDEC أجهزة Atmel AT24CS32 EEPROM التسلسلية 32 كيلوبت، وAtmel AT24C16A EEPROM التسلسلي 16 كيلوبت وأجهزة I2C EEPROM المتوافقة بحجم 16 كيلوبت على الأقل.

ملحوظة:

  1. بالنسبة لبطاقة HDMI 2.0 FMC التابعة للمراجعة 11، تأكد من أن EEPROM الموجود على البطاقة التابعة هو Atmel AT24CS32. يوجد حجمان مختلفان من EEPROM المستخدم في بطاقة Bitec HDMI 2.0 FMC التابعة Revision 11.
  2. إذا كنت قد استخدمت KEYENC مسبقًا لتشفير مفاتيح إنتاج HDCP وقمت بتشغيل دعم إدارة مفاتيح HDCP في الإصدار 21.2 أو إصدار سابق، فستحتاج إلى إعادة تشفير مفاتيح إنتاج HDCP باستخدام الأداة المساعدة لبرنامج KEYENC وإعادة إنشاء عناوين HDCP IP من الإصدار 21.3.
    فصاعدا.

4.3.3.2.1. إنتل كينك
KEYENC عبارة عن أداة مساعدة لبرنامج سطر الأوامر تستخدمها Intel لتشفير مفاتيح إنتاج HDCP باستخدام مفتاح حماية HDCP 128 بت الذي توفره. يقوم KEYENC بإخراج مفاتيح إنتاج HDCP المشفرة في شكل سداسي عشري أو حاوية أو رأس file شكل. يقوم KEYENC أيضًا بإنشاء ملف mif file يحتوي على مفتاح حماية HDCP 128 بت المقدم لديك. كيديك
يتطلب mif file.

متطلبات النظام:

  1. جهاز x86 64 بت يعمل بنظام التشغيل Windows 10
  2. حزمة Visual C++ القابلة لإعادة التوزيع لـ Visual Studio 2019 (x64)

ملحوظة:
يجب عليك تثبيت Microsoft Visual C++ لـ VS 2019. يمكنك التحقق من تثبيت Visual C++ القابل لإعادة التوزيع من Windows ➤ لوحة التحكم ➤ البرامج والميزات. إذا تم تثبيت Microsoft Visual C++، يمكنك رؤية Visual C++ xxxx
قابلة لإعادة التوزيع (x64). بخلاف ذلك، يمكنك تنزيل Visual C++ وتثبيته
قابلة لإعادة التوزيع من مايكروسوفت webموقع. ارجع إلى المعلومات ذات الصلة للحصول على رابط التنزيل.

جدول 55. خيارات سطر أوامر KEYENC

خيارات سطر الأوامر الحجة/الوصف
-k <HDCP protection key file>
نص file يحتوي فقط على مفتاح حماية HDCP 128 بت بالنظام الست عشري. السابقample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
مفاتيح إنتاج جهاز الإرسال HDCP 1.4 file من DCP (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
مفاتيح إنتاج جهاز الاستقبال HDCP 1.4 file من DCP (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
مفاتيح إنتاج جهاز الإرسال HDCP 2.3 file من DCP (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
مفاتيح إنتاج جهاز الاستقبال HDCP 2.3 file من DCP (.bin file)
-hdcp1txkeys تحديد نطاق المفاتيح للإدخال المحدد (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys نانومتر حيث
n = مفتاح التشغيل (1 أو >1) m = نهاية المفتاح (n أو >n) Exampعلى:
حدد من 1 إلى 1000 مفتاح من كل من HDCP 1.4 TX وHDCP 1.4 RX وHCDP
2.3 مفاتيح إنتاج RX file.
"-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
تابع…
خيارات سطر الأوامر الحجة/الوصف
ملحوظة: 1. إذا كنت لا تستخدم أي مفاتيح إنتاج HDCP file، فلن تحتاج إلى نطاق مفتاح HDCP. إذا كنت لا تستخدم الوسيطة في سطر الأوامر، فإن نطاق المفاتيح الافتراضي هو 0.
2. يمكنك أيضًا تحديد فهرس مختلف للمفاتيح الخاصة بمفاتيح إنتاج HDCP file. ومع ذلك، يجب أن يتطابق عدد المفاتيح مع الخيارات المحددة.
Example: حدد 100 مفتاحًا مختلفًا
حدد أول 100 مفتاح من مفاتيح إنتاج HDCP 1.4 TX file "-hdcp1txkeys 1-100"
حدد المفاتيح من 300 إلى 400 لمفاتيح إنتاج HDCP 1.4 RX file "-hdcp1rxkeys 300-400"
حدد المفاتيح من 600 إلى 700 لمفاتيح إنتاج HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o الناتج file شكل . الافتراضي هو عرافة file.
قم بإنشاء مفاتيح إنتاج HDCP مشفرة بشكل ثنائي file التنسيق: -o bin قم بإنشاء مفاتيح إنتاج HDCP مشفرة بالست عشري file التنسيق: -o hex قم بإنشاء مفاتيح إنتاج HDCP مشفرة في الرأس file التنسيق: -أوه
– مفاتيح التحقق طباعة عدد المفاتيح المتوفرة في الإدخال fileس. السابقampعلى:
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> – مفاتيح التحقق
ملحوظة: استخدم المعلمة – مفاتيح التحقق في نهاية سطر الأوامر كما هو مذكور أعلاه على سبيل المثالampليه.
-إصدار طباعة رقم إصدار KEYENC

يمكنك اختيار مفاتيح الإنتاج HDCP 1.4 و/أو HDCP 2.3 بشكل انتقائي للتشفير. على سبيل المثالample، لاستخدام مفاتيح إنتاج HDCP 2.3 RX فقط للتشفير، استخدم فقط -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys في معلمات سطر الأوامر.
الجدول 56. المبادئ التوجيهية لرسالة الخطأ الشائعة KEYENC

رسالة الخطأ المبادئ التوجيهية
الخطأ: مفتاح حماية HDCP file مفتقد معلمة سطر الأوامر -k مفقودة file>
خطأ: يجب أن يتكون المفتاح من 32 رقمًا سداسيًا عشريًا (على سبيل المثال f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) مفتاح حماية HDCP file يجب أن يحتوي فقط على مفتاح حماية HDCP المكون من 32 رقمًا سداسيًا عشريًا.
خطأ: يرجى تحديد نطاق المفاتيح لم يتم تحديد نطاق المفاتيح لمفاتيح إنتاج HDCP المدخلة المحددة file.
خطأ: نطاق المفاتيح غير صالح نطاق المفاتيح المحدد لـ -hdcp1txkeys أو -hdcp1rxkeys أو -hdcp2rxkeys غير صحيح.
خطأ: لا يمكن الإنشاءFileالاسم> تحقق من تشغيل إذن المجلد من keyenc.exe.
خطأ: إدخال -hdcp1txkeys غير صالح تنسيق نطاق مفتاح الإدخال لمفاتيح إنتاج HDCP 1.4 TX غير صالح. التنسيق الصحيح هو "-hdcp1txkeys nm" حيث n >= 1, m >= n
خطأ: إدخال -hdcp1rxkeys غير صالح تنسيق نطاق مفتاح الإدخال لمفاتيح إنتاج HDCP 1.4 RX غير صالح. التنسيق الصحيح هو "-hdcp1rxkeys nm" حيث n >= 1, m >= n
خطأ: إدخال -hdcp2rxkeys غير صالح تنسيق نطاق مفتاح الإدخال لمفاتيح إنتاج HDCP 2.3 RX غير صالح. التنسيق الصحيح هو "-hdcp2rxkeys nm" حيث n >= 1, m >= n
تابع…
رسالة الخطأ المبادئ التوجيهية
خطأ: غير صالح file <fileالاسم> مفاتيح إنتاج HDCP غير صالحة file.
خطأ: file اكتب مفقودًا لخيار -o معلمة سطر الأوامر مفقودة لـ –o .
خطأ: غير صالح fileاسم -fileالاسم> <fileالاسم> غير صالح، يرجى استخدام الصالح fileالاسم بدون أحرف خاصة.

تشفير مفتاح واحد لـ EEPROM واحد
قم بتشغيل سطر الأوامر التالي من موجه أوامر Windows لتشفير مفتاح واحد لـ HDCP 1.4 TX وHDCP 1.4 RX وHDCP 2.3 TX وHDCP 2.3 RX مع الإخراج file تنسيق الرأس file لإيبروم واحد:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -أوه

تشفير مفاتيح N لـ N EEPROMs
قم بتشغيل سطر الأوامر التالي من موجه أوامر Windows لتشفير مفاتيح N (بدءًا من المفتاح 1) لـ HDCP 1.4 TX وHDCP 1.4 RX وHDCP 2.3 TX وHDCP 2.3 RX مع الإخراج file تنسيق عرافة file لـ N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o سداسي عشري حيث N >= 1 ويجب أن يتطابق مع كافة الخيارات.

معلومات ذات صلة
مايكروسوفت فيجوال سي ++ لبرنامج فيجوال ستوديو 2019
يوفر حزمة Microsoft Visual C++ x86 القابلة لإعادة التوزيع (vc_redist.x86.exe) للتنزيل. إذا تغير الارتباط، توصي Intel بالبحث عن "Visual C++ redistributable" من محرك بحث Microsoft.

4.3.3.2.2. مبرمج رئيسي
لبرمجة مفاتيح إنتاج HDCP المشفرة على EEPROM، اتبع الخطوات التالية:

  1. انسخ تصميم المبرمج الرئيسي files من المسار التالي إلى دليل العمل الخاص بك: /hdcp2x/hw_demo/key_programmer/
  2. انسخ رأس البرنامج file (hdcp_key .h) التي تم إنشاؤها من الأداة المساعدة لبرنامج KEYENC (القسم تشفير المفتاح الفردي لـ EEPROM الفردي في الصفحة 113) إلى دليل البرنامج/key_programmer_src/ وأعد تسميته باسم hdcp_key.h.
  3. تشغيل ./runall.tcl. ينفذ هذا البرنامج النصي الأوامر التالية:
    • إنشاء كتالوج IP files
    • إنشاء نظام مصمم المنصة
    • إنشاء مشروع Intel Quartus Prime
    • إنشاء مساحة عمل البرنامج وبناء البرنامج
    • إجراء تجميع كامل
  4. قم بتنزيل كائن البرنامج File (.sof) إلى FPGA لبرمجة مفاتيح إنتاج HDCP المشفرة على EEPROM.

قم بإنشاء تصميم Stratix 10 HDMI RX-TX Retransmit على سبيل المثالampإذا تم تشغيل معلمات دعم HDCP 2.3 ودعم HDCP 1.4، فاتبع الخطوة التالية لتضمين مفتاح حماية HDCP.

  • انسخ الميف file (hdcp_kmem.mif) الذي تم إنشاؤه من الأداة المساعدة لبرنامج KEYENC (القسم تشفير المفتاح الفردي لـ EEPROM الفردي في الصفحة 113) إلى /الكوارتوس/hdcp/ الدليل.

4.3.4. تجميع التصميم
بعد تضمين مفاتيح إنتاج HDCP العادية الخاصة بك في FPGA أو برمجة مفاتيح إنتاج HDCP المشفرة إلى EEPROM، يمكنك الآن تجميع التصميم.

  1. قم بتشغيل برنامج Intel Quartus Prime Pro Edition وافتحه /quartus/a10_hdmi2_demo.qpf.
  2. انقر فوق معالجة ➤ بدء التجميع.

4.3.5. View النتائج
وفي نهاية العرض التوضيحي، سوف تكون قادرًا على ذلك view النتائج على الحوض الخارجي HDCPenabled HDMI.
ل view نتائج العرض التوضيحي اتبع الخطوات التالية:

  1. قم بتشغيل لوحة Intel FPGA.
  2. تغيير الدليل إلى /الكوارتز/.
  3. اكتب الأمر التالي في Nios II Command Shell لتنزيل كائن البرنامج File (.sof) إلى FPGA. nios2-تكوين-sof الإخراج_fileس/ .sof
  4. قم بتشغيل مصدر HDMI الخارجي والمغسلة المزود بتقنية HDCP (إذا لم تكن قد قمت بذلك). يعرض حوض HDMI الخارجي إخراج مصدر HDMI الخارجي الخاص بك.

4.3.5.1. أزرار الضغط ووظائف LED
استخدم أزرار الضغط ووظائف LED الموجودة على اللوحة للتحكم في العرض التوضيحي الخاص بك.

جدول 57. زر الضغط ومؤشرات LED (SUPPORT FRL = 0)

زر الضغط / LED الوظائف
cpu_resetn اضغط مرة واحدة لإجراء إعادة تعيين النظام.
user_pb [0] اضغط مرة واحدة لتبديل إشارة HPD إلى مصدر HDMI القياسي.
user_pb [1] • اضغط مع الاستمرار لتوجيه TX الأساسية لإرسال إشارة DVI المشفرة.
• حرره لإرسال إشارة HDMI المشفرة.
• تأكد من أن الفيديو الوارد موجود بمساحة ألوان RGB تبلغ 8 بت لكل قناة.
user_pb [2] • اضغط مع الاستمرار لتوجيه TX الأساسية لإيقاف إرسال إطارات المعلومات من إشارات النطاق الجانبي.
• حرر لاستئناف إرسال إطارات المعلومات من إشارات النطاق الجانبي.
user_led[0] حالة قفل RX HDMI PLL.
• 0: مفتوح
• 1: مغلق
 user_led[1] حالة القفل الأساسي لـ RX HDMI
• 0: قناة واحدة مفتوحة على الأقل
• 1: جميع القنوات الثلاث مقفلة
user_led[2] حالة فك تشفير RX HDCP1x IP.
• 0: غير نشط
• 1: نشط
 user_led[3] حالة فك تشفير RX HDCP2x IP.
• 0: غير نشط
• 1: نشط
 user_led[4] TX HDMI PLL حالة القفل.
• 0: مفتوح
• 1: مغلق
 user_led[5] TX جهاز الإرسال والاستقبال PLL حالة القفل.
• 0: مفتوح
• 1: مغلق
 user_led[6] حالة تشفير TX HDCP1x IP.
• 0: غير نشط
• 1: نشط
 user_led[7] حالة تشفير TX HDCP2x IP.
• 0: غير نشط
• 1: نشط

جدول 58. زر الضغط ومؤشرات LED (SUPPORT FRL = 1)

زر الضغط / LED الوظائف
cpu_resetn اضغط مرة واحدة لإجراء إعادة تعيين النظام.
user_dipsw مفتاح DIP المحدد من قبل المستخدم لتبديل وضع العبور.
• OFF (الموضع الافتراضي) = العبور
يحصل HDMI RX على FPGA على EDID من الحوض الخارجي ويعرضه على المصدر الخارجي المتصل به.
• تشغيل = يمكنك التحكم في معدل RX الأقصى من FRL من محطة Nios II. يقوم الأمر بتعديل RX EDID من خلال معالجة الحد الأقصى لقيمة معدل FRL.
ارجع إلى تشغيل التصميم بمعدلات FRL مختلفة في الصفحة 33 لمزيد من المعلومات حول تحديد معدلات FRL المختلفة.
تابع…
زر الضغط / LED الوظائف
user_pb [0] اضغط مرة واحدة لتبديل إشارة HPD إلى مصدر HDMI القياسي.
user_pb [1] محجوز.
user_pb [2] اضغط مرة واحدة لقراءة سجلات SCDC من الحوض المتصل ببطاقة ابنة Bitec HDMI 2.1 FMC.
ملحوظة: لتمكين القراءة ، يجب عليك تعيين DEBUG_MODE على 1 في البرنامج.
user_led_g[0] حالة قفل PLL على مدار الساعة RX FRL.
• 0: مفتوح
• 1: مغلق
user_led_g[1] حالة قفل الفيديو RX HDMI.
• 0: مفتوح
• 1: مغلق
user_led_g[2] حالة فك تشفير RX HDCP1x IP.
• 0: غير نشط
• 1: نشط
user_led_g[3] حالة فك تشفير RX HDCP2x IP.
• 0: غير نشط
• 1: نشط
user_led_g[4] حالة قفل PLL على مدار الساعة TX FRL.
• 0: مفتوح
• 1: مغلق
user_led_g[5] حالة قفل الفيديو TX HDMI.
• 0 = مفتوح
• 1 = مغلق
user_led_g[6] حالة تشفير TX HDCP1x IP.
• 0: غير نشط
• 1: نشط
user_led_g[7] حالة تشفير TX HDCP2x IP.
• 0: غير نشط
• 1: نشط

4.4. حماية مفتاح التشفير المضمن في تصميم FPGA
تطبق العديد من تصميمات FPGA التشفير، وغالبًا ما تكون هناك حاجة إلى تضمين مفاتيح سرية في تدفق بتات FPGA. في عائلات الأجهزة الأحدث، مثل Intel Stratix 10 وIntel Agilex، توجد كتلة Secure Device Manager يمكنها توفير هذه المفاتيح السرية وإدارتها بشكل آمن. في حالة عدم وجود هذه الميزات، يمكنك تأمين محتوى تدفق بتات FPGA، بما في ذلك أي مفاتيح مستخدم سرية مضمنة، من خلال التشفير.
يجب أن تظل مفاتيح المستخدم آمنة داخل بيئة التصميم الخاصة بك، ومن الأفضل إضافتها إلى التصميم باستخدام عملية آمنة تلقائية. توضح الخطوات التالية كيف يمكنك تنفيذ مثل هذه العملية باستخدام أدوات Intel Quartus Prime.

  1. قم بتطوير وتحسين HDL في Intel Quartus Prime في بيئة غير آمنة.
  2. انقل التصميم إلى بيئة آمنة وقم بتنفيذ عملية تلقائية لتحديث المفتاح السري. تتضمن الذاكرة الموجودة على الرقاقة القيمة الرئيسية. عندما يتم تحديث المفتاح، تهيئة الذاكرة file (.mif) يمكن أن يتغير ويمكن لتدفق المجمع "quartus_cdb –update_mif" تغيير مفتاح حماية HDCP دون إعادة الترجمة. هذه الخطوة سريعة جدًا في التنفيذ وتحافظ على التوقيت الأصلي.
  3. يتم بعد ذلك تشفير تدفق البتات Intel Quartus Prime باستخدام مفتاح FPGA قبل نقل تدفق البتات المشفر مرة أخرى إلى البيئة غير الآمنة للاختبار النهائي والنشر.

يوصى بتعطيل جميع عمليات الوصول لتصحيح الأخطاء التي يمكنها استرداد المفتاح السري من FPGA. يمكنك تعطيل إمكانيات التصحيح بالكامل عن طريق تعطيل JTAG المنفذ، أو قم بتعطيله وإعادة تشغيله بشكل انتقائيview أنه لا توجد ميزات تصحيح الأخطاء مثل محرر الذاكرة داخل النظام أو Signal Tap يمكنها استرداد المفتاح. ارجع إلى AN 556: استخدام ميزات أمان التصميم في Intel FPGAs للحصول على مزيد من المعلومات حول استخدام ميزات أمان FPGA بما في ذلك خطوات محددة حول كيفية تشفير تدفق بتات FPGA وتكوين خيارات الأمان مثل تعطيل JTAG وصول.

ملحوظة:
يمكنك التفكير في الخطوة الإضافية للتعتيم أو التشفير باستخدام مفتاح آخر من المفتاح السري الموجود في وحدة تخزين MIF.
معلومات ذات صلة
AN 556: استخدام ميزات أمان التصميم في Intel FPGAs

4.5. اعتبارات أمنية
عند استخدام ميزة HDCP، ضع في اعتبارك الاعتبارات الأمنية التالية.

  • عند تصميم نظام مكرر يجب منع الفيديو المستلم من الدخول إلى TX IP في الحالات التالية:
    — إذا كان الفيديو المستلم مشفرًا بواسطة HDCP (أي يتم تأكيد حالة التشفير hdcp1_enabled أو hdcp2_enabled من RX IP) وكان الفيديو المرسل غير مشفر بواسطة HDCP (أي لا يتم تأكيد حالة التشفير hdcp1_enabled أو hdcp2_enabled من TX IP).
    — إذا كان الفيديو المستلم هو HDCP TYPE 1 (أي تم تأكيد نوع Streamid_type من RX IP) وكان الفيديو المرسل مشفرًا HDCP 1.4 (أي تم تأكيد حالة التشفير hdcp1_enabled من TX IP)
  • يجب عليك الحفاظ على سرية وسلامة مفاتيح إنتاج HDCP وأي مفاتيح تشفير خاصة بالمستخدم.
  • توصيك Intel بشدة بتطوير أي مشروع Intel Quartus Prime ومصدر التصميم fileالتي تحتوي على مفاتيح تشفير في بيئة حوسبة آمنة لحماية المفاتيح.
  • توصيك Intel بشدة باستخدام ميزات أمان التصميم في FPGAs لحماية التصميم، بما في ذلك أي مفاتيح تشفير مضمنة، من النسخ غير المصرح به والهندسة العكسية.ampإرينغ.

معلومات ذات صلة
AN 556: استخدام ميزات أمان التصميم في Intel FPGAs

4.6. إرشادات التصحيح
يصف هذا القسم إشارة حالة HDCP المفيدة ومعلمات البرنامج التي يمكن استخدامها لتصحيح الأخطاء. ويحتوي أيضًا على الأسئلة المتداولة (FAQ) حول تشغيل التصميم على سبيل المثالampليه.

4.6.1. إشارات حالة HDCP
هناك العديد من الإشارات المفيدة لتحديد حالة عمل مراكز HDCP IP. هذه الإشارات متوفرة في التصميم السابقampالمستوى الأعلى ومرتبطون بمصابيح LED الموجودة على متن الطائرة:

اسم الإشارة وظيفة
hdcp1_enabled_rx حالة فك تشفير RX HDCP1x IP 0: غير نشط
1: نشط
hdcp2_enabled_rx حالة فك تشفير RX HDCP2x IP 0: غير نشط
1: نشط
hdcp1_enabled_tx حالة تشفير IP TX HDCP1x 0: غير نشط
1: نشط
hdcp2_enabled_tx حالة تشفير IP TX HDCP2x 0: غير نشط
1: نشط

ارجع إلى الجدول 57 في الصفحة 115 والجدول 58 في الصفحة 115 للتعرف على مواضع LED الخاصة بها.
تشير الحالة النشطة لهذه الإشارات إلى مصادقة HDCP IP واستقبال/إرسال دفق الفيديو المشفر. لكل اتجاه، فقط HDCP1x أو HDCP2x
إشارات حالة التشفير/فك التشفير نشطة. على سبيل المثالample، إذا كان hdcp1_enabled_rx أو hdcp2_enabled_rx نشطًا، فسيتم تمكين HDCP على الجانب RX وفك تشفير دفق الفيديو المشفر من مصدر الفيديو الخارجي.

4.6.2. تعديل معلمات برنامج HDCP
لتسهيل عملية تصحيح أخطاء HDCP، يمكنك تعديل المعلمات في hdcp.c.
يلخص الجدول أدناه قائمة المعلمات القابلة للتكوين ووظائفها.

المعلمة وظيفة
SUPPORT_HDCP1X قم بتمكين HDCP 1.4 على جانب TX
SUPPORT_HDCP2X قم بتمكين HDCP 2.3 على جانب TX
DEBUG_MODE_HDCP تمكين رسائل تصحيح الأخطاء لـ TX HDCP
REPEATER_MODE تمكين وضع المكرر لتصميم HDCP على سبيل المثالample

لتعديل المعلمات، قم بتغيير القيم إلى القيم المطلوبة في hdcp.c. قبل البدء في التجميع، قم بإجراء التغيير التالي في build_sw_hdcp.sh:

  1. حدد موقع السطر التالي وقم بالتعليق عليه لمنع البرنامج المعدل file ليتم استبداله بالأصل fileمن مسار تثبيت برنامج Intel Quartus Prime.
    إنتل HDMI Arria 10 FPGA IP Design Example - أهم المكونات 3
  2.  قم بتشغيل "./build_sw_hdcp.sh" لتجميع البرنامج المحدث.
  3. .elf الذي تم إنشاؤه file ويمكن إدراجها في التصميم من خلال طريقتين:
    أ. قم بتشغيل "nios2-download -g file الاسم>". قم بإعادة ضبط النظام بعد اكتمال عملية التنزيل لضمان الأداء السليم.
    ب. قم بتشغيل "quartus_cdb –-update_mif" لتحديث تهيئة الذاكرة fileس. تشغيل المجمّع لإنشاء .sof جديد file والذي يتضمن البرنامج المحدث.

4.6.3. الأسئلة الشائعة
الجدول 59. أعراض الفشل والمبادئ التوجيهية

رقم أعراض الفشل المبادئ التوجيهية
1. يتلقى RX فيديو مشفرًا، لكن يرسل TX فيديو ثابتًا باللون الأزرق أو الأسود. ويرجع ذلك إلى فشل مصادقة TX مع حوض خارجي. يجب ألا يقوم جهاز إعادة الإرسال المزود بإمكانية HDCP بإرسال الفيديو بتنسيق غير مشفر إذا كان الفيديو الوارد من المصدر مشفرًا. ولتحقيق ذلك، يحل الفيديو الثابت باللون الأزرق أو الأسود محل الفيديو الصادر عندما تكون إشارة حالة تشفير TX HDCP غير نشطة بينما تكون إشارة حالة فك تشفير RX HDCP نشطة.
للحصول على الإرشادات الدقيقة، راجع اعتبارات أمنية في الصفحة 117. ومع ذلك، قد يمنع هذا السلوك عملية التصحيح عند تمكين تصميم HDCP. فيما يلي طريقة تعطيل حظر الفيديو في التصميم على سبيل المثالampعلى:
1. حدد موقع اتصال المنفذ التالي في المستوى العلوي للتصميم على سبيل المثالampلو. ينتمي هذا المنفذ إلى وحدة hdmi_tx_top.
2. قم بتعديل اتصال المنفذ في السطر التالي:
2. إشارة حالة تشفير TX HDCP نشطة ولكن يتم عرض صورة الثلج في حوض المصب. ويرجع ذلك إلى أن حوض المصب لا يقوم بفك تشفير الفيديو المشفر الصادر بشكل صحيح.
تأكد من توفير الثابت العالمي (LC128) إلى TX HDCP IP. يجب أن تكون القيمة هي قيمة الإنتاج وصحيحة.
3. إشارة حالة تشفير TX HDCP غير مستقرة أو غير نشطة دائمًا. ويرجع ذلك إلى فشل مصادقة TX مع مصدر المصب. لتسهيل عملية التصحيح، يمكنك تمكين DEBUG_MODE_HDCP المعلمة في hdcp.c. تشير إلى تعديل معلمات برنامج HDCP في الصفحة 118 من المبادئ التوجيهية. يمكن أن تكون 3a-3c التالية هي الأسباب المحتملة لمصادقة TX غير الناجحة.
3أ. يستمر سجل تصحيح البرنامج في طباعة هذه الرسالة "HDCP 1.4 غير مدعوم من قبل المصب (Rx)". تشير الرسالة إلى أن مخزن المصب لا يدعم كلاً من HDCP 2.3 وHDCP 1.4.
تأكد من أن حوض المصب يدعم HDCP 2.3 أو HDCP 1.4.
3ب. فشلت مصادقة TX في منتصف الطريق. ويرجع ذلك إلى احتمال فشل أي جزء من مصادقة TX مثل التحقق من التوقيع والتحقق من المنطقة وما إلى ذلك. تأكد من أن حوض المصب يستخدم مفتاح الإنتاج وليس مفتاح الفاكس.
3ج. يستمر سجل تصحيح أخطاء البرنامج في طباعة "إعادة المصادقة تشير هذه الرسالة إلى أن مصدر التحويل قد طلب إعادة المصادقة لأنه لم يتم فك تشفير الفيديو المستلم بشكل صحيح. تأكد من توفير الثابت العالمي (LC128) إلى TX HDCP IP. يجب أن تكون القيمة هي قيمة الإنتاج وتكون القيمة صحيحة.
تابع…
رقم أعراض الفشل المبادئ التوجيهية
مطلوب" بعد اكتمال مصادقة HDCP.
4. إشارة حالة فك تشفير RX HDCP غير نشطة على الرغم من قيام المصدر الرئيسي بتمكين HDCP. يشير هذا إلى أن RX HDCP IP لم يحقق حالة المصادقة. بشكل افتراضي، REPEATER_MODE تم تمكين المعلمة في التصميم السابقampلو. إذا REPEATER_MODE تم تمكينه، فتأكد من مصادقة TX HDCP IP.

عندما REPEATER_MODE إذا تم تمكين المعلمة، يحاول RX HDCP IP المصادقة كمكرر إذا كان الإرسال متصلاً بمغسلة قادرة على HDCP. تتوقف المصادقة في منتصف الطريق أثناء انتظار TX HDCP IP لإكمال المصادقة من خلال مخزن المصب وتمرير RECEIVERID_LIST إلى RX HDCP IP. المهلة المحددة في مواصفات HDCP هي ثانيتان. إذا كان TX HDCP IP غير قادر على إكمال المصادقة في هذه الفترة، فإن المصدر الرئيسي يعامل المصادقة على أنها فاشلة ويبدأ إعادة المصادقة كما هو محدد في مواصفات HDCP.
ملحوظة: • تشير إلى تعديل معلمات برنامج HDCP في الصفحة 118 لمعرفة طريقة تعطيل REPEATER_MODE المعلمة لغرض التصحيح. بعد تعطيل REPEATER_MODE المعلمة، يحاول RX HDCP IP دائمًا المصادقة كمستقبل لنقطة النهاية. لا يقوم TX HDCP IP ببوابة عملية المصادقة.
• إذا كان REPEATER_MODE لم يتم تمكين المعلمة، تأكد من أن مفتاح HDCP المقدم إلى HDCP IP هو قيمة الإنتاج وأن القيمة صحيحة.
5. إشارة حالة فك تشفير RX HDCP غير مستقرة. وهذا يعني أن RX HDCP IP قد طلب إعادة المصادقة مباشرة بعد تحقيق حالة المصادقة. من المحتمل أن يكون هذا بسبب عدم فك تشفير الفيديو المشفر الوارد بشكل صحيح بواسطة RX HDCP IP. تأكد من أن الثابت العالمي (LC128) المقدم إلى RX HDCP IP الأساسي هو قيمة الإنتاج وأن القيمة صحيحة.

منفذ HDMI Intel Arria 10 FPGA IP Design Example أرشيف دليل المستخدم

للحصول على أحدث الإصدارات والإصدارات السابقة من دليل المستخدم هذا، راجع HDMI Intel® Arria 10 FPGA IP Design Exampدليل المستخدم. إذا لم يكن عنوان IP أو إصدار البرنامج مدرجًا، فسيتم تطبيق دليل المستخدم الخاص بعنوان IP أو إصدار البرنامج السابق.
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من برنامج Intel Quartus Prime Design Suite الإصدار 19.2 أو الأحدث، IP
النوى لديها نظام إصدار IP جديد.

تاريخ المراجعة لـ HDMI Intel Arria 10 FPGA IP Design Example دليل المستخدم

نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
2022.12.27 22.4 19.7.1 تمت إضافة معلمة جديدة لاختيار مراجعة بطاقة HDMI الفرعية إلى قسم متطلبات الأجهزة والبرامج في التصميم السابقampلـ HDMI 2.0 (وضع غير FRL).
2022.07.29 22.2 19.7.0 • إشعار بإزالة مكون Cygwin من إصدار Windows* من Nios II EDS ومتطلبات تثبيت WSL لمستخدمي Windows*.
• تحديث نسخة البطاقة التابعة من المراجعة 4 إلى 9 حيثما ينطبق ذلك في جميع أنحاء الوثيقة.
2021.11.12 21.3 19.6.1 • تم تحديث القسم الفرعي تخزين مفاتيح إنتاج HDCP المشفرة في ذاكرة فلاش خارجية أو EEPROM (دعم إدارة مفاتيح HDCP = 1) لوصف الأداة المساعدة الجديدة لبرنامج تشفير المفاتيح (KEYENC).
• تمت إزالة الأشكال التالية:
- مجموعة بيانات من مفتاح الفاكس R1 لمفتاح RX الخاص
— صفائف البيانات الخاصة بمفاتيح إنتاج HDCP (عنصر نائب)
— مجموعة بيانات مفتاح حماية HDCP (مفتاح محدد مسبقًا)
— تمت تهيئة مفتاح حماية HDCP في hdcp2x_tx_kmem.mif
— تمت تهيئة مفتاح حماية HDCP في hdcp1x_rx_kmem.mif
— تمت تهيئة مفتاح حماية HDCP في hdcp1x_tx_kmem.mif
• تم نقل القسم الفرعي HDCP Key Mapping من مفتاح DCP Fileمن إرشادات التصحيح لتخزين مفاتيح إنتاج HDCP العادية في FPGA (دعم إدارة مفاتيح HDCP = 0).
2021.09.15 21.1 19.6.0 تمت إزالة الإشارة إلى ncsim
2021.05.12 21.1 19.6.0 • تتم إضافته عندما يكون SUPPORT FRL = 1 أو SUPPORT HDCP KEY MANAGEMENT = 1 إلى وصف الشكل 29 HDCP عبر HDMI Design Exampمخطط الكتلة.
• تمت إضافة الخطوات في ذاكرة مفتاح HDCP fileفي إرشادات التصميم.
• تمت إضافته عندما يكون SUPPORT FRL = 0 إلى قسم إعداد الأجهزة.
• تمت إضافة خطوة لتشغيل معلمة دعم إدارة مفتاح HDCP في إنشاء التصميم.
• تمت إضافة قسم فرعي جديد لتخزين مفاتيح إنتاج HDCP المشفرة في ذاكرة الفلاش الخارجية أو EEPROM (دعم إدارة مفاتيح HDCP = 1).
تابع…
نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
• تمت إعادة تسمية زر ضغط الجدول ومؤشرات LED إلى زر الضغط ومؤشرات LED (SUPPORT FRL = 0).
• تمت إضافة زر ضغط الجدول ومؤشرات LED (SUPPORT FRL = 1).
• تمت إضافة فصل جديد لحماية مفتاح التشفير المضمن في تصميم FPGA.
• تمت إضافة فصل جديد لإرشادات تصحيح الأخطاء والأقسام الفرعية لإشارات حالة HDCP وتعديل معلمة برنامج HDCP والأسئلة المتداولة.
2021.04.01 21.1 19.6.0 • تحديث مكونات الشكل المطلوبة لتصميم RX فقط أو TX فقط.
• تحديث الجدول الذي تم إنشاؤه من اليمين إلى اليسار Files.
• تحديث الشكل للمكونات العليا لـ HDMI RX.
• تمت إزالة قسم عملية تدريب الوصلة العلوية HDMI RX.
• تحديث خطوات تشغيل التصميم بمعدلات FRL مختلفة.
• تحديث الشكل HDMI 2.1 التصميم السابقampلو مخطط قطع مسافة السباق.
• تحديث إشارات نظام تسجيل الوقت الجدول.
• تم تحديث مخطط كتلة HDMI RX-TX لإضافة اتصال من Transceiver Arbiter إلى TX top.
2020.09.28 20.3 19.5.0 • إزالة ملاحظة أن تصميم HDMI 2.1 على سبيل المثالampيدعم وضع FRL أجهزة درجة السرعة -1 فقط في HDMI Intel FPGA IP Design Exampدليل البدء السريع لأجهزة Intel Arria 10 وHDMI 2.1 Design Exampلو (دعم FRL = 1) الأقسام. التصميم يدعم جميع درجات السرعة.
• تمت إزالة معلومات ls_clk من جميع تصميمات HDMI 2.1 على سبيل المثالampلو الأقسام ذات الصلة. لم يعد المجال ls_clk مستخدمًا في التصميم السابقampليه.
• تم تحديث المخططات التخطيطية لتصميم HDMI 2.1 على سبيل المثالampفي وضع FRL في HDMI 2.1 Design Example (دعم FRL = 1)، وإنشاء مكونات تصميم تصميمات RX فقط أو TX فقط، وأقسام نظام تسجيل الوقت.
• تحديث الدلائل وإنشاءها fileالقائمة في أقسام بنية الدليل.
• تمت إزالة الإشارات غير ذات الصلة، وإضافة أو تحرير وصف تصميم HDMI 2.1 التالي، على سبيل المثالampالإشارات في قسم إشارات الواجهة:
— sys_init
— txpll_frl_locked
— tx_os
— إشارات txphy_rcfg*
- tx_reconfig_done
- txcore_tbcr
- pio_in0_external_connection_export
• تمت إضافة المعلمات التالية في قسم معلمات تصميم RTL:
- EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
- استخدم FPLL
— POLARITY_INVERSION
تابع…
نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
• تم تحديث المخططات التخطيطية لتصميم HDMI 2.0 على سبيل المثالample لبرنامج Intel Quartus Prime Pro Edition في HDMI 2.0 Design Example (دعم FRL = 0)، وإنشاء مكونات تصميم تصميمات RX فقط أو TX-Only، وأقسام نظام تسجيل الوقت.
• تحديث الساعة وإعادة ضبط أسماء الإشارات في قسم إدراج وتصفية إطار معلومات النطاق الديناميكي والإتقان (HDR).
• تمت إزالة الإشارات غير ذات الصلة وإضافة أو تحرير وصف تصميم HDMI 2.0 التالي، على سبيل المثالampالإشارات في قسم إشارات الواجهة:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
—reset_xcvr_powerup
— إشارات nios_tx_i2c*
— إشارات hdmi_ti_i2c*
— إشارات tx_i2c_avalon*
— Clock_bridge_0_in_clk_clk
—reset_bridge_0_reset_reset_n
— إشارات i2c_master*
— إشارات nios_tx_i2c*
- قياس_صالح_pio_external_connectio n_export
— إشارات oc_i2c_av_slave_translator_avalon_an ti_slave_0*
- powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— إشارات rx_pma_rcfg_mgmt*
• تمت إضافة ملاحظة مفادها أن منصة اختبار المحاكاة غير مدعومة للتصميمات ذات الامتداد تشمل I2C تم تمكين المعلمة وتحديث رسالة المحاكاة في قسم Simulation Testbench.
• تحديث قسم ترقية التصميم الخاص بك.
2020.04.13 20.1 19.4.0 • أضيفت ملاحظة أن تصميم HDMI 2.1 على سبيل المثالampيدعم وضع FRL أجهزة درجة السرعة -1 فقط في HDMI Intel FPGA IP Design Exampدليل البدء السريع لأجهزة Intel Arria 10 والوصف التفصيلي لـ HDMI 2.1 Design Exampلو (دعم FRL = 1) الأقسام.
• نقل HDCP عبر تصميم HDMI السابقampقسم أجهزة Intel Arria 10 من دليل مستخدم HDMI Intel FPGA IP.
• تحرير قسم "محاكاة التصميم" ليشمل الملفات الصوتيةample generator، ومولد بيانات النطاق الجانبي، ومولد البيانات المساعدة، وقاموا بتحديث رسالة المحاكاة الناجحة.
• تمت إزالة الملاحظة التي تفيد بأن المحاكاة المذكورة متاحة فقط لـ دعم فرل مذكرة التصاميم المعوقين. المحاكاة متاحة الآن ل دعم فرل التصاميم الممكنة كذلك.
• تم تحديث وصف الميزة في الوصف التفصيلي لـ HDMI 2.1 Design Exampقسم le (تمكين دعم FRL).
تابع…
نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
• تم تحرير المخطط الهيكلي في قسم HDMI 2.1 RX-TX Design Block Diagram ومكونات التصميم وإنشاء تصميمات RX فقط أو TX-Only لتصميم HDMI 2.1 على سبيل المثالampلو. تمت إضافة مكونات جديدة وإزالة المكونات التي لم تعد قابلة للتطبيق.
• قم بتحرير تعليمات البرنامج النصي main.c في قسم إنشاء تصميمات RX-Only أو TX-Only.
• تحديث أقسام بنية الدليل لإضافة مجلدات جديدة fileلكل من HDMI 2.0 وHDMI
2.1 التصميم السابقampليز.
• تم تحديث قسم متطلبات الأجهزة والبرامج لتصميم HDMI 2.1 على سبيل المثالampليه.
• تم تحديث المخطط التفصيلي وأوصاف الإشارة في قسم إدخال وتصفية إطار معلومات النطاق الديناميكي والإتقان (HDR) لتصميم HDMI 2.1 على سبيل المثالampليه.
• تمت إضافة قسم جديد، تشغيل التصميم بمعدلات FRL مختلفة، لتصميم HDMI 2.1 على سبيل المثالampليز.
• تم تحديث المخطط التفصيلي وأوصاف الإشارة في قسم نظام تسجيل الوقت لتصميم HDMI 2.1 على سبيل المثالampليه.
• تمت إضافة وصف حول مفتاح DIP الخاص بالمستخدم في قسم إعداد الأجهزة لتصميم HDMI 2.1 على سبيل المثالampليه.
• تم تحديث قسم قيود التصميم لتصميم HDMI 2.1 على سبيل المثالampليه.
• تحديث قسم ترقية التصميم الخاص بك.
• تم تحديث أقسام اختبار المحاكاة لكل من تصميم HDMI 2.0 وHDMI 2.1 على سبيل المثالampليز.
2020.01.16 19.4 19.3.0 • تحديث HDMI Intel FPGA IP Design Exampدليل البدء السريع لقسم أجهزة Intel Arria 10 الذي يحتوي على معلومات حول تصميم HDMI 2.1 المضاف حديثًا، على سبيل المثالampلو مع وضع FRL.
• تمت إضافة فصل جديد، الوصف التفصيلي لـ HDMI 2.1 Design Example (تمكين دعم FRL) الذي يحتوي على جميع المعلومات ذات الصلة حول التصميم المضاف حديثًا على سبيل المثالampليه.
• تمت إعادة تسمية HDMI Intel FPGA IP Design Exampوصف تفصيلي لوصف تفصيلي لـ HDMI 2.0 Design Exampللحصول على وضوح أفضل.
2019.10.31 18.1 18.1 • أضيفت ولدت files في المجلد tx_control_src: ti_i2c.c و ti_i2c.h.
• تمت إضافة دعم لمراجعة بطاقة FMC التابعة 11 في متطلبات الأجهزة والبرامج وتجميع واختبار أقسام التصميم.
• تمت إزالة قسم قيود التصميم. تم حل القيد المتعلق بانتهاك التوقيت لقيود الانحراف القصوى في الإصدار
18.1 من HDMI Intel FPGA IP.
• تمت إضافة معلمة RTL جديدة، BITEC_DAUGHTER_CARD_REV، لتمكينك من تحديد مراجعة بطاقة Bitec HDMI التابعة.
تابع…
نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
• تم تحديث الوصف لإشارتي fmcb_dp_m2c_p وfmcb_dp_c2m_p ليشمل معلومات حول مراجعات بطاقة FMC الفرعية 11 و6 و4.
• تمت إضافة الإشارات الجديدة التالية لمراجعة بطاقة ابنة Bitec 11:
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a عنوان
- طقوس oc_i2c_master_ti_avalon_anti_slave_w
— oc_i2c_master_ti_avalon_anti_slave_r eaddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• تمت إضافة قسم حول ترقية التصميم الخاص بك.
2017.11.06 17.1 17.1 • تمت إعادة تسمية نواة HDMI IP إلى HDMI Intel FPGA IP وفقًا لتغيير العلامة التجارية لشركة Intel.
• تم تغيير مصطلح Qsys إلى مصمم النظام الأساسي.
• تمت إضافة معلومات حول ميزة الإدراج والتصفية للنطاق الديناميكي وإتقان إطار المعلومات (HDR).
• تحديث بنية الدليل:
- تمت إضافة مجلدات البرنامج النصي والبرامج و files.
- تحديث مشترك وتقرير التنمية البشرية files.
— تمت إزالة atx files.
— متمايزة fileلـ Intel Quartus Prime Standard Edition وIntel Quartus Prime Pro Edition.
• تم تحديث قسم إنشاء التصميم لإضافة الجهاز المستخدم كـ 10AX115S2F4I1SG.
• تحرير معدل بيانات جهاز الإرسال والاستقبال لتردد ساعة TMDS من 50 إلى 100 ميجاهرتز إلى 2550-5000 ميجابت في الثانية.
• تم تحديث معلومات رابط RX-TX حيث يمكنك تحرير زر user_pb[2] لتعطيل التصفية الخارجية.
• تم تحديث مخطط تدفق برنامج Nios II الذي يتضمن عناصر التحكم في مصدر I2C الرئيسي وHDMI.
• إضافة معلومات حول مثال على التصميمample معلمات واجهة المستخدم الرسومية.
• تمت إضافة معلمات التصميم الأعلى لـ HDMI RX وTX.
• تمت إضافة إشارات المستوى الأعلى HDMI RX وTX هذه:
— mgmt_clk
- إعادة ضبط
— i2c_clk
— hdmi_clk_in
- تمت إزالة إشارات المستوى الأعلى HDMI RX وTX هذه:
• إصدار
• i2c_clk
تابع…
نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
• تمت إضافة ملاحظة مفادها أنه يتم اختبار الإعداد التناظري لجهاز الإرسال والاستقبال لمجموعة تطوير Intel Arria 10 FPGA وبطاقة Bitec HDMI 2.0 Daughter. يمكنك تعديل الإعداد التناظري للوحة الخاصة بك.
• تمت إضافة رابط للحل البديل لتجنب اهتزاز مسارات الساعة المتتالية أو غير المخصصة لساعة Intel Arria 10 PLL المرجعية.
• تمت إضافة ملاحظة مفادها أنه لا يمكنك استخدام طرف RX لجهاز الإرسال والاستقبال كمرجع CDR لـ HDMI RX أو كمرجع TX PLL لـ HDMI TX.
• تمت إضافة ملاحظة حول كيفية إضافة قيد set_max_skew للتصميمات التي تستخدم روابط TX PMA وPCS.
2017.05.08 17.0 17.0 • تم تغيير علامتها التجارية لتصبح Intel.
• تم تغيير رقم الجزء.
• تحديث بنية الدليل:
- أضيفت تقرير التنمية البشرية files.
- تم تغيير qsys_vip_passthrough.qsys إلى nios.qsys.
- أضيفت fileإنه مخصص لإصدار Intel Quartus Prime Pro.
• معلومات محدثة تفيد بأن كتلة RX-TX Link تقوم أيضًا بإجراء تصفية خارجية على إطار معلومات النطاق الديناميكي العالي (HDR) من البيانات المساعدة HDMI RX وتقوم بإدراج ملف example HDR Infoframe إلى البيانات المساعدة لـ HDMI TX من خلال مُضاعِف Avalon ST.
• تمت إضافة ملاحظة لوصف Transceiver Native PHY أنه لتلبية متطلبات الانحراف بين القنوات HDMI TX، تحتاج إلى تعيين خيار وضع ربط قناة TX في محرر معلمات Arria 10 Transceiver Native PHY إلى رابطة PMA و PCS.
• تحديث الوصف لنظام التشغيل وإشارات القياس.
• تعديل المبالغampعامل ling لمعدل بيانات جهاز الإرسال والاستقبال المختلف في كل نطاق تردد لساعة TMDS لدعم نظام الساعة المباشر TX FPLL.
• تم تغيير نظام تسجيل الوقت المتتالي من TX IOPLL إلى TX FPLL إلى نظام TX FPLL المباشر.
• تمت إضافة إشارات إعادة تشكيل TX PMA.
• تم تعديل USER_LED[7] المبالغampحالة لينغ. 1 يشير إلى المبالغampled (معدل البيانات أقل من 1,000 ميجابت في الثانية في جهاز Arria 10).
• تحديث تصميم HDMI السابقampجدول المحاكاة المدعومة. VHDL غير مدعوم لـ NCSim.
• تمت إضافة رابط إلى النسخة المؤرشفة من Arria 10 HDMI IP Core Design Example دليل المستخدم.
2016.10.31 16.1 16.1 الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.

إنتل HDMI Arria 10 FPGA IP Design Exampلو - أيقونة 1 نسخة على الانترنت
إنتل HDMI Arria 10 FPGA IP Design Exampلو - أيقونة إرسال التعليقات
المعرف: 683156
الإصدار: 2022.12.27

المستندات / الموارد

إنتل HDMI Arria 10 FPGA IP Design Example [بي دي اف] دليل المستخدم
منفذ HDMI Arria 10 FPGA IP Design Exampلو، HDMI Arria، 10 FPGA IP Design Exampلو ، تصميم السابقينample

مراجع

منشورات ذات صلة

اترك تعليقا

لن يتم نشر عنوان بريدك الإلكتروني. تم وضع علامة على الحقول المطلوبة *