دليل مستخدم GPIO Intel FPGA IP

دليل مستخدم GPIO Intel® FPGA IP

---

أجهزة Intel® Arria® 10 و Intel® Cyclone® 10 GX

تم التحديث لـ Intel® Quartus® Prime Design Suite: 21.2
إصدار IP: 20.0.0

نسخة على الانترنت                                                               هوية شخصية: 683136
أرسل ملاحظاتك             ug-altera_gpio            الاسم: 2021.07.15

---

يدعم نواة GPIO Intel® FPGA IP ميزات ومكونات الإدخال / الإخراج للأغراض العامة (GPIO). يمكنك استخدام GPIOs في التطبيقات العامة غير المخصصة لأجهزة الإرسال والاستقبال أو واجهات الذاكرة أو LVDS.

يتوفر GPIO IP core لأجهزة Intel Arria® 10 و Intel Cyclone® 10 GX فقط. إذا كنت تقوم بترحيل تصميمات من أجهزة Stratix® V أو Arria V أو Cyclone V ، فيجب عليك ترحيل نوى ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP.

معلومات ذات الصلة

• تدفق ترحيل IP لأجهزة Arria V و Cyclone V و Stratix V في الصفحة 22
• أدلة تنفيذ الإدخال / الإخراج Intel Stratix 10
  يوفر دليل مستخدم GPIOIP الأساسي لأجهزة Intel Stratix 10.
• مقدمة إلى Intel FPGA IP Cores
  يوفر معلومات عامة حول جميع نوى Intel FPGA IP ، بما في ذلك تحديد المعلمات وتوليدها وترقيتها ومحاكاتها.
• إنشاء IP و Qsys Simulation Scripts مستقل عن الإصدار
  قم بإنشاء نصوص محاكاة لا تتطلب تحديثات يدوية للبرامج أو ترقيات إصدار IP.
• أفضل ممارسات إدارة المشروع
  إرشادات للإدارة الفعالة وقابلية النقل لمشروعك وعنوان IP الخاص بك files.
• أرشيف دليل مستخدم GPIO Intel FPGA IP في الصفحة 24
  يوفر قائمة بأدلة المستخدم للإصدارات السابقة من GPIO IP core.
• إدخال / إخراج معدل بيانات مزدوج (ALTDDIO_IN و ALTDDIO_OUT و ALTDDIO_BIDIR) دليل مستخدم نوى IP
• I / O Buffer (ALTIOBUF) دليل مستخدم IP الأساسي

معلومات الإصدار لـ GPIO Intel FPGA IP

تتوافق إصدارات Intel FPGA IP مع إصدارات برنامج Intel Quartus® Prime Design Suite حتى الإصدار 19.1. بدءًا من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite ، يحتوي Intel FPGA IP على نظام إصدار جديد.

---

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.

تم تسجيل ISO 9001: 2015

يمكن أن يتغير رقم إصدار Intel FPGA IP (XYZ) مع كل إصدار لبرنامج Intel Quartus Prime. تغيير في:

• يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime ، فيجب عليك إعادة إنشاء عنوان IP.
• يشير Y إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
• يشير Z إلى أن IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.

الجدول 1. معلومات الإصدار الحالي GPIO Intel FPGA IP Core

بند	وصف المنتج
إصدار IP	20.0.0
إصدار Intel Quartus Prime	21.2
الافراج عن تاريخ	2021.06.23

ميزات GPIO Intel FPGA IP

يتضمن GPIO IP core ميزات لدعم كتل الإدخال / الإخراج الخاصة بالجهاز. يمكنك استخدام محرر معلمات Intel Quartus Prime لتكوين GPIO IP core.

يوفر نواة GPIO IP هذه المكونات:

• إدخال / إخراج معدل بيانات مزدوج (DDIO) - مكون رقمي يضاعف أو يخفض معدل بيانات قناة الاتصال إلى النصف.
• سلاسل التأخير - تكوين سلاسل التأخير لأداء تأخير محدد والمساعدة في إغلاق توقيت الإدخال / الإخراج.
• مخازن الإدخال / الإخراج - قم بتوصيل الوسائد بـ FPGA.

مسارات بيانات IP GPIO Intel FPGA

الشكل 1. رفيع المستوى View من GPIO أحادي الطرف

الجدول 2. أوضاع مسار بيانات GPIO IP الأساسية

مسار البيانات	وضع التسجيل
	تجنب	تسجيل بسيط	DDR I / O
			تقييم كامل	نصف السعر
إدخال	تنتقل البيانات من عنصر التأخير إلى النواة ، متجاوزة كل معدل إدخال / إخراج بيانات مزدوج (DDIOs).	يعمل DDIO ذو المعدل الكامل كسجل بسيط ، يتجاوز DDIOs بنصف المعدل. يختار المجرب ما إذا كان سيتم حزم السجل في الإدخال / الإخراج أو تنفيذ السجل في المركز ، اعتمادًا على المنطقة ومقايضات التوقيت.	يعمل DDIO ذو المعدل الكامل باعتباره DDIO العادي ، متجاوزًا DDIOs بنصف المعدل.	يعمل DDIO ذو المعدل الكامل باعتباره DDIO العادي. تقوم DDIOs ذات المعدل النصف بتحويل بيانات المعدل الكامل إلى بيانات نصف المعدل.
الناتج	تنتقل البيانات من الجوهر مباشرة إلى عنصر التأخير ، متجاوزة جميع DDIOs.	يعمل DDIO ذو المعدل الكامل كسجل بسيط ، يتجاوز DDIOs بنصف المعدل. يختار المجرب ما إذا كان سيتم حزم السجل في الإدخال / الإخراج أو تنفيذ السجل في المركز ، اعتمادًا على المنطقة ومقايضات التوقيت.	يعمل DDIO ذو المعدل الكامل باعتباره DDIO العادي ، متجاوزًا DDIOs بنصف المعدل.	يعمل DDIO ذو المعدل الكامل باعتباره DDIO العادي. تقوم DDIOs ذات المعدل النصف بتحويل بيانات المعدل الكامل إلى بيانات نصف المعدل.
ثنائي الاتجاه	يقوم المخزن المؤقت للإخراج بتشغيل كل من دبوس الإخراج ومخزن الإدخال المؤقت.	يعمل DDIO ذو المعدل الكامل كسجل بسيط. يقوم المخزن المؤقت للإخراج بتشغيل كل من دبوس الإخراج ومخزن الإدخال المؤقت.	يعمل DDIO ذو المعدل الكامل باعتباره DDIO العادي. يقوم المخزن المؤقت للإخراج بتشغيل كل من دبوس الإخراج ومخزن الإدخال المؤقت. يحرك المخزن المؤقت للإدخال مجموعة من ثلاثة زحافات.	يعمل DDIO ذو المعدل الكامل باعتباره DDIO العادي. تقوم DDIOs ذات المعدل النصف بتحويل البيانات ذات المعدل الكامل إلى معدل النصف. يقوم المخزن المؤقت للإخراج بتشغيل كل من دبوس الإخراج ومخزن الإدخال المؤقت. يحرك المخزن المؤقت للإدخال مجموعة من ثلاثة زحافات.

إذا كنت تستخدم إشارات واضحة ومحددة مسبقًا غير متزامنة ، فإن جميع DDIOs تشترك في نفس هذه الإشارات.

تتصل DDIOs ذات المعدل النصفي والكامل بساعات منفصلة. عند استخدام DDIOs ذات المعدل النصفي والكامل ، يجب تشغيل الساعة ذات المعدل الكامل بضعف تردد نصف المعدل. يمكنك استخدام علاقات طور مختلفة لتلبية متطلبات التوقيت.

معلومات ذات الصلة
ناقل الإدخال والإخراج بتات عالية ومنخفضة في الصفحة 12

مسار الإدخال

ترسل اللوحة البيانات إلى مخزن الإدخال المؤقت ، ويقوم المخزن المؤقت للإدخال بتغذية عنصر التأخير. بعد أن تنتقل البيانات إلى إخراج عنصر التأخير ، تحدد معددات الإرسال الالتفافية القابلة للبرمجة الميزات والمسارات المراد استخدامها. يحتوي كل مسار إدخال على اثنين stages of DDIOs ، وهي ذات معدل كامل ونصف معدل.

الشكل 2. مبسط View من مسار إدخال GPIO أحادي الطرف

1. تستقبل اللوحة البيانات.
2. يلتقط DDIO IN (1) البيانات حول الحواف الصاعدة والمنخفضة لـ ck_fr ويرسل البيانات والإشارات (A) و (B) في شكل الموجة التالي ، بمعدل بيانات واحد.
3. يعمل كل من DDIO IN (2) و DDIO IN (3) على خفض معدل البيانات إلى النصف.
4. تعرض dout [3: 0] البيانات كحافلة بنصف السعر.

الشكل 3. شكل موجة مسار الإدخال في وضع DDIO مع تحويل نصف معدل

في هذا الشكل ، تنتقل البيانات من الساعة ذات المعدل الكامل بمعدل بيانات مزدوج إلى الساعة ذات المعدل النصف بمعدل البيانات الفردي. يتم تقسيم معدل البيانات على أربعة ويزداد حجم الحافلة بنفس النسبة. يظل معدل النقل الإجمالي عبر نواة GPIO IP دون تغيير.

قد تختلف علاقة التوقيت الفعلية بين الإشارات المختلفة اعتمادًا على التصميم المحدد والتأخيرات والمراحل التي تختارها للساعات ذات المعدل الكامل ونصف المعدل.

ملاحظة: لا يدعم قلب GPIO IP المعايرة الديناميكية للمسامير ثنائية الاتجاه. للتطبيقات التي تتطلب معايرة ديناميكية للمسامير ثنائية الاتجاه ، راجع المعلومات ذات الصلة.

معلومات ذات الصلة

• PHY Lite للواجهات المتوازية دليل مستخدم Intel FPGA IP Core: Intel Stratix 10 و Intel Arria 10 و Intel Cyclone 10 GX Devices
  يوفر مزيدًا من المعلومات للتطبيقات التي تتطلب OCT الديناميكي للدبابيس ثنائية الاتجاه.
• الإخراج والإخراج تمكين المسارات في الصفحة 7

الإخراج والإخراج تمكين المسارات

يرسل عنصر تأخير الإخراج البيانات إلى اللوحة من خلال المخزن المؤقت للإخراج.

يحتوي كل مسار إخراج على اثنين stages من DDIOs ، وهي نصف معدل وبنسبة كاملة.

الشكل 4. مبسط View من مسار إخراج GPIO أحادي الطرف

الشكل 5. شكل موجة مسار الإخراج في وضع DDIO مع تحويل نصف معدل

الشكل 6. مبسط View من إخراج تمكين المسار

يتمثل الاختلاف بين مسار الإخراج ومسار تمكين الإخراج (OE) في أن مسار OE لا يحتوي على DDIO كامل المعدل. لدعم تطبيقات التسجيل المعبأ في مسار OE ، يعمل السجل البسيط باعتباره DDIO كامل المعدل. لنفس السبب ، يوجد DDIO واحد فقط بنصف المعدل.

يعمل مسار OE في الأوضاع الأساسية الثلاثة التالية:

• تجاوز - يرسل النواة البيانات مباشرة إلى عنصر التأخير ، متجاوزًا جميع DDIOs.
• سجل معبأ - يتجاوز DDIO بنصف معدل.
• مخرجات حقوق السحب الخاصة بنصف معدل - تقوم DDIOs بنصف معدل بتحويل البيانات من معدل كامل إلى معدل نصف.

ملاحظة: لا يدعم قلب GPIO IP المعايرة الديناميكية للمسامير ثنائية الاتجاه. للتطبيقات التي تتطلب معايرة ديناميكية للمسامير ثنائية الاتجاه ، راجع المعلومات ذات الصلة.

معلومات ذات الصلة

• PHY Lite للواجهات المتوازية دليل مستخدم Intel FPGA IP Core: Intel Stratix 10 و Intel Arria 10 و Intel Cyclone 10 GX Devices
  يوفر مزيدًا من المعلومات للتطبيقات التي تتطلب OCT الديناميكي للدبابيس ثنائية الاتجاه.
• مسار الإدخال في الصفحة 5

إشارات واجهة GPIO Intel FPGA IP

اعتمادًا على إعدادات المعلمات التي تحددها ، تتوفر إشارات واجهة مختلفة لنواة GPIO IP.

الشكل 7. واجهات GPIO IP Core

الشكل 8. إشارات واجهة GPIO

الجدول 3. إشارات واجهة الوسادة

واجهة اللوحة هي الاتصال المادي من نواة GPIO IP إلى اللوحة. يمكن أن تكون هذه الواجهة عبارة عن واجهة إدخال أو إخراج أو واجهة ثنائية الاتجاه ، اعتمادًا على تكوين IP الأساسي. في هذا الجدول ، SIZE هو عرض البيانات المحدد في محرر معلمة IP الأساسية.

اسم الإشارة	طريقة الاستخدام:	وصف المنتج
pad_in [SIZE-1: 0]	إدخال	إشارة الإدخال من اللوحة.
pad_in_b [SIZE-1: 0]	إدخال	العقدة السلبية لإشارة الإدخال التفاضلية من اللوحة. هذا المنفذ متاح إذا قمت بتشغيل استخدم المخزن المؤقت التفاضلي الخيار.
pad_out [الحجم -1: 0]	الناتج	خرج إشارة إلى اللوحة.
pad_out_b [الحجم -1: 0]	الناتج	العقدة السلبية لإشارة الخرج التفاضلية للوسادة. هذا المنفذ متاح إذا قمت بتشغيل استخدم المخزن المؤقت التفاضلي الخيار.
pad_io [الحجم -1: 0]	ثنائي الاتجاه	اتصال إشارة ثنائي الاتجاه مع اللوحة.
pad_io_b [الحجم -1: 0]	ثنائي الاتجاه	العقدة السلبية لاتصال الإشارة ثنائي الاتجاه التفاضلي مع اللوحة. هذا المنفذ متاح إذا قمت بتشغيل استخدم المخزن المؤقت التفاضلي الخيار.

الجدول 4. إشارات واجهة البيانات

واجهة البيانات هي واجهة إدخال أو إخراج من GPIO IP core إلى FPGA core. في هذا الجدول ، SIZE هو عرض البيانات المحدد في محرر معلمة IP الأساسية.

اسم الإشارة	طريقة الاستخدام:	وصف المنتج
دين [DATA_SIZE-1: 0]	إدخال	إدخال البيانات من نواة FPGA في وضع الإخراج أو ثنائي الاتجاه. DATA_SIZE يعتمد على وضع التسجيل: التجاوز أو التسجيل البسيط — DATA_SIZE = SIZE DDIO بدون منطق معدل النصف — DATA_SIZE = 2 × SIZE DDIO بمنطق معدل النصف — DATA_SIZE = 4 × SIZE
نوبة [DATA_SIZE-1: 0]	الناتج	إخراج البيانات إلى جوهر FPGA في وضع الإدخال أو ثنائي الاتجاه ، DATA_SIZE يعتمد على وضع التسجيل: التجاوز أو التسجيل البسيط — DATA_SIZE = SIZE DDIO بدون منطق معدل النصف — DATA_SIZE = 2 × SIZE DDIO بمنطق معدل النصف — DATA_SIZE = 4 × SIZE
oe [OE_SIZE-1: 0]	إدخال	مدخلات OE من نواة FPGA في وضع الإخراج مع تمكين منفذ تمكين الإخراج قيد التشغيل ، أو وضع ثنائي الاتجاه. عمر الفاروق نشط مرتفع. عند إرسال البيانات ، اضبط هذه الإشارة على 1. عند استقبال البيانات ، اضبط هذه الإشارة على 0. يعتمد OE_SIZE على وضع التسجيل: التجاوز أو التسجيل البسيط — DATA_SIZE = SIZE DDIO بدون منطق معدل النصف — DATA_SIZE = SIZE DDIO بمنطق معدل النصف — DATA_SIZE = 2 × SIZE

الجدول 5. إشارات واجهة الساعة

واجهة الساعة هي واجهة ساعة إدخال. يتكون من إشارات مختلفة ، حسب التكوين. يمكن أن يكون لنواة GPIO IP مدخلات على مدار الساعة صفر أو واحد أو اثنان أو أربعة. تظهر منافذ الساعة بشكل مختلف في تكوينات مختلفة لتعكس الوظيفة الفعلية التي تؤديها إشارة الساعة.

اسم الإشارة	طريقة الاستخدام:	وصف المنتج
ck	إدخال	في مسارات الإدخال والإخراج ، تغذي هذه الساعة سجلًا معبأًا أو DDIO إذا قمت بإيقاف تشغيل منطق نصف السعر المعلمة. في الوضع ثنائي الاتجاه ، هذه الساعة هي الساعة الفريدة لمسارات الإدخال والإخراج إذا قمت بإيقاف تشغيل ساعات إدخال / إخراج منفصلة المعلمة.
ck_fr	إدخال	في مسارات الإدخال والإخراج ، تغذي هذه الساعات DDIOs ذات المعدل الكامل ونصف المعدل إذا كان دورك في منطق نصف السعر المعلمة. في الوضع ثنائي الاتجاه ، تستخدم مسارات الإدخال والإخراج هذه الساعات إذا قمت بإيقاف تشغيل ساعات إدخال / إخراج منفصلة المعلمة.
ck_hr
ck_in	إدخال	في الوضع ثنائي الاتجاه ، تغذي هذه الساعات سجلًا معبأًا أو DDIO في مسارات الإدخال والإخراج إذا قمت بتحديد هذين الإعدادين: إيقاف تشغيل منطق نصف السعر المعلمة. بدوره على ساعات إدخال / إخراج منفصلة المعلمة.
ck_out
ck_fr_in	إدخال	في الوضع ثنائي الاتجاه ، تغذي هذه الساعات DDIOS بمعدل كامل ونصف المعدل في مسارات الإدخال والإخراج إذا قمت بتحديد هذين الإعدادين بدوره على منطق نصف السعر المعلمة. بدوره على ساعات إدخال / إخراج منفصلة المعلمة. على سبيل المثالampيقوم le ، ck_fr_out بتغذية DDIO كامل المعدل في مسار الإخراج.
ck_fr_out
ck_hr_in
ck_hr_out
جسر	إدخال	على مدار الساعة تمكين.

الجدول 6. إشارات واجهة الإنهاء

تقوم واجهة الإنهاء بتوصيل قلب GPIO IP بمخازن الإدخال / الإخراج المؤقتة.

اسم الإشارة	طريقة الاستخدام:	وصف المنتج
السيطرة التسلسلي	إدخال	الإدخال من كتلة التحكم في الإنهاء (OCT) إلى المخازن المؤقتة. يحدد قيمة مقاومة سلسلة العازلة.
موازية الإنهاء	إدخال	الإدخال من كتلة التحكم في الإنهاء (OCT) إلى المخازن المؤقتة. يقوم بتعيين قيمة الممانعة المتوازية للمخزن المؤقت.

الجدول 7. إعادة تعيين إشارات الواجهة

تقوم واجهة إعادة الضبط بتوصيل نواة GPIO IP بـ DDIOs.

اسم الإشارة	طريقة الاستخدام:	وصف المنتج
sclr	إدخال	إدخال واضح متزامن. غير متاح إذا قمت بتمكين المجموعة.
aclr	إدخال	إدخال واضح غير متزامن. نشط مرتفع. غير متاح إذا قمت بتمكين aset.
مجموعة	إدخال	إدخال مجموعة غير متزامن. نشط مرتفع. غير متاح إذا قمت بتمكين aclr.
مجموعة	إدخال	إدخال مجموعة متزامن. غير متاح إذا قمت بتمكين sclr.

معلومات ذات الصلة
ناقل الإدخال والإخراج بتات عالية ومنخفضة في الصفحة 12

الإشارات المشتركة

• تشترك مسارات الإدخال والإخراج و OE في نفس الإشارات الواضحة والمحددة مسبقًا.
• يشترك الإخراج ومسار OE في نفس إشارات الساعة.

ترتيب بت البيانات لواجهة البيانات

الشكل 9. اتفاقية ترتيب بت البيانات

يوضح هذا الشكل اصطلاح ترتيب البتات لإشارات البيانات din و dout و oe.

• إذا كانت قيمة حجم ناقل البيانات SIZE ، يكون LSB في أقصى موضع.
• إذا كانت قيمة حجم ناقل البيانات 2 × SIZE ، فإن الحافلة تتكون من كلمتين من SIZE.
• إذا كان حجم ناقل البيانات 4 × SIZE ، فإن الحافلة تتكون من أربع كلمات من SIZE.
• LSB في أقصى موضع لكل كلمة.
• تحدد الكلمة الموجودة في أقصى اليمين الكلمة الأولى التي تخرج لحافلات الإخراج والكلمة الأولى الواردة لناقلات الإدخال.

معلومات ذات الصلة
مسار الإدخال في الصفحة 5

ناقل الإدخال والإخراج بت عالية ومنخفضة

يتم تضمين البتات العالية والمنخفضة في إشارات الإدخال أو الإخراج في حافلات الإدخال والإخراج din و dout.

ناقل الإدخال

بالنسبة إلى حافلة din ، إذا كانت datain_h و datain_l هي البتات العالية والمنخفضة ، حيث يكون كل عرض هو datain_width:

• datain_h = din [(2 × datain_width - 1): datain_width]
• datain_l = din [(datain_width - 1): 0]

على سبيل المثالample ، للدين [7: 0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

ناقل الإخراج

بالنسبة إلى ناقل dout ، إذا كانت dataout_h و dataout_l هي البتات العالية والمنخفضة ، حيث يكون كل عرض هو dataout_width:

• dataout_h = dout [(2 × dataout_width - 1): dataout_width]
• dataout_l = dout [(dataout_width - 1): 0]

على سبيل المثالample ، للنقطة [7: 0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

إشارات واجهة البيانات والساعات المقابلة

الجدول 8. إشارات واجهة البيانات والساعات المقابلة

اسم الإشارة	تكوين المعلمة			ساعة حائط
	وضع التسجيل	معدل النصف	ساعات منفصلة
من	تسجيل بسيط DDIO	خصم	خصم	ck
	DDIO	On	خصم	ck_hr
	تسجيل بسيط DDIO	خصم	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	تسجيل بسيط DDIO	خصم	خصم	ck
	DDIO	On	خصم	ck_hr
	تسجيل بسيط DDIO	خصم	On	ck_out
	DDIO	On	On	ck_hr_out
sclr مجموعة جميع إشارات الوسادة	تسجيل بسيط DDIO	خصم	خصم	ck
	DDIO	On	خصم	ck_fr
	تسجيل بسيط DDIO	خصم	On	مسار الإدخال: ck_in مسار الإخراج: ck_out
	DDIO	On	On	مسار الإدخال: ck_fr_in مسار الإخراج: ck_fr_out

التحقق من استخدام الموارد وأداء التصميم

يمكنك الرجوع إلى تقارير التجميع Intel Quartus Prime للحصول على تفاصيل حول استخدام الموارد وأداء التصميم الخاص بك.

1. في القائمة ، انقر فوق "نعم" المعالجة ➤ ابدأ التجميع لتشغيل تجميع كامل.
2. بعد تجميع التصميم ، انقر فوق معالجة ➤ تقرير التجميع.
3. باستخدام جدول المحتويات، انتقل إلى مجرب ➤ قسم الموارد.
   أ. ل view معلومات استخدام الموارد ، حدد ملخص استخدام الموارد.
   ب view معلومات استخدام الموارد ، حدد استخدام الموارد من قبل الكيان.

إعدادات معلمة GPIO Intel FPGA IP

يمكنك ضبط إعدادات المعلمات لنواة GPIO IP في برنامج Intel Quartus Prime. هناك ثلاث مجموعات من الخيارات: فكرة عامة, العازلةو يسجل.

الجدول 9. معلمات GPIO IP الأساسية - عام

معامل	الحالة	القيم المسموح بها	وصف المنتج
اتجاه البيانات	-	إدخال الناتج  بدير	يحدد اتجاه البيانات لـ GPIO.
عرض البيانات	-	1 إلى 128	يحدد عرض البيانات.
استخدم أسماء المنافذ القديمة ذات المستوى الأعلى	-	On خصم	استخدم نفس أسماء المنافذ كما في أجهزة Stratix V و Arria V و Cyclone V. على سبيل المثالample ، dout يصبح dataout_h و dataout_l ، ويصبح din datain_h و datain_l. ملاحظة: يختلف سلوك هذه المنافذ عن أجهزة Stratix V و Arria V و Cyclone V. للحصول على إرشادات الترحيل ، يرجى الرجوع إلى المعلومات ذات الصلة.

الجدول 10. معلمات GPIO IP الأساسية - المخزن المؤقت

معامل	الحالة	القيم المسموح بها	وصف المنتج
استخدم المخزن المؤقت التفاضلي	-	On  خصم	في حالة تشغيله ، يقوم بتمكين مخازن الإدخال / الإخراج التفاضلية.
استخدام العازلة الزائفة التفاضلية	اتجاه البيانات = الإخراج استخدام المخزن المؤقت التفاضلي = تشغيل	On  خصم	إذا تم تشغيله في وضع الإخراج ، فإنه يتيح المخازن المؤقتة للإخراج التفاضلي الزائف. يتم تشغيل هذا الخيار تلقائيًا للوضع ثنائي الاتجاه إذا قمت بتشغيله استخدم المخزن المؤقت التفاضلي.
استخدم دوائر تثبيت الحافلات	اتجاه البيانات = المدخلات أو بدير استخدام المخزن المؤقت التفاضلي = إيقاف التشغيل	On  خصم	إذا تم تشغيله ، يمكن لدائرة تثبيت الناقل أن تمسك الإشارة بشكل ضعيف على دبوس الإدخال / الإخراج في آخر حالة مدفوعة حيث ستكون حالة المخزن المؤقت للإخراج 1 أو 0 ولكن ليست ذات مقاومة عالية.
استخدم مخرج التصريف المفتوح	اتجاه البيانات = الإخراج أو بدير استخدام المخزن المؤقت التفاضلي = إيقاف التشغيل	On  خصم	إذا تم تشغيله ، فإن مخرج الصرف المفتوح يمكّن الجهاز من توفير إشارات التحكم على مستوى النظام مثل إشارات المقاطعة والكتابة التي يمكن تأكيدها بواسطة أجهزة متعددة في نظامك.
تمكين منفذ تمكين الإخراج	اتجاه البيانات = الإخراج	On  خصم	إذا تم تشغيله ، يمكّن المستخدم من إدخال منفذ OE. يتم تشغيل هذا الخيار تلقائيًا للوضع ثنائي الاتجاه.
تفعيل منافذ الإنهاء المتوازي / التسلسل	-	On  خصم	إذا تم تشغيله ، فإنه يمكّن منافذ التحكم في الإنجاز والتحكم في الإنهاء المتوازي للمخزن المؤقت للإخراج.

الجدول 11. معلمات GPIO IP الأساسية - السجلات

معامل	الحالة	القيم المسموح بها	وصف المنتج
وضع التسجيل	-	لايوجد  تسجيل بسيط  DDIO	يحدد وضع التسجيل لنواة GPIO IP: لايوجد—تحديد اتصال سلك بسيط من / إلى المخزن المؤقت. تسجيل بسيط—حدد استخدام DDIO كسجل بسيط في وضع معدل البيانات الفردي (SDR). يجوز للموصل حزم هذا السجل في الإدخال / الإخراج. DDIO- يحدد أن نواة IP تستخدم DDIO.
قم بتمكين منفذ المسح / الضبط المسبق المتزامن	وضع التسجيل = DDIO	لايوجد  تراجع  مسبقا	يحدد كيفية تنفيذ منفذ إعادة التعيين المتزامن. لايوجد—تعطيل منفذ إعادة التعيين المتزامن. تراجع—تمكين منفذ SCLR لعمليات المسح المتزامنة. مسبقا—تمكين منفذ SSET من أجل الضبط المسبق المتزامن.
قم بتمكين منفذ المسح / الضبط المسبق غير المتزامن	وضع التسجيل = DDIO	لايوجد  تراجع  مسبقا	يحدد كيفية تنفيذ منفذ إعادة التعيين غير المتزامن. لايوجد—تعطيل منفذ إعادة التعيين غير المتزامن. تراجع—تمكين منفذ ACLR لعمليات المسح غير المتزامنة. مسبقا—تمكين منفذ ASET للإعداد المسبق غير المتزامن. إشارات ACLR و ASET نشطة عالية.
تمكين منافذ تمكين الساعة	وضع التسجيل = DDIO	On  خصم	On- يعرض منفذ تمكين الساعة (CKE) للسماح لك بالتحكم في وقت دخول البيانات أو خروجها. تمنع هذه الإشارة البيانات من المرور دون تحكمك. خصم- لا يتم عرض منفذ تمكين الساعة وتمر البيانات دائمًا عبر السجل تلقائيًا.
منطق نصف السعر	وضع التسجيل = DDIO	On  خصم	إذا تم تشغيله ، يقوم بتمكين DDIO بنصف المعدل.
ساعات إدخال / إخراج منفصلة	اتجاه البيانات = بدير  وضع التسجيل = تسجيل بسيط أو DDIO	On  خصم	إذا تم تشغيله ، فإنه يمكّن ساعات منفصلة (CK_IN و CK_OUT) لمسارات الإدخال والإخراج في الوضع ثنائي الاتجاه.

معلومات ذات الصلة

• ناقل الإدخال والإخراج بتات عالية ومنخفضة في الصفحة 12
• إرشادات: قم بتبديل منافذ datain_h و datain_l في IP المُرحَّل في الصفحة 23

تسجيل التعبئة

يسمح لك GPIO IP core بحزم التسجيل في المحيط لتوفير المساحة واستخدام الموارد.

يمكنك تكوين DDIO كامل المعدل على مسار الإدخال والإخراج كقلب فليب. للقيام بذلك ، قم بإضافة تعيينات .qsf المدرجة في هذا الجدول.

الجدول 12. تسجيل حزم QSF التعيينات

مسار	تعيين QSF
إدخال سجل التعبئة	تعيين تعيين QSF set_instance_assignment -اسم FAST_INPUT_REGISTER ON -to
تسجيل الإخراج التعبئة	set_instance_assignment-name FAST_OUTPUT_REGISTER ON -to
الإخراج تمكين تسجيل التعبئة	set_instance_assignment -اسم FAST_OUTPUT_ENABLE_REGISTER ON -to

ملاحظة: هذه التخصيصات لا تضمن تسجيل التعبئة. ومع ذلك ، فإن هذه التخصيصات تمكن المجرب من العثور على موضع قانوني. خلاف ذلك ، يحافظ المجرب على الوجه بالتخبط في القلب.

توقيت GPIO إنتل FPGA IP

يعتمد أداء GPIO IP core على قيود الإدخال / الإخراج ومراحل الساعة. للتحقق من صحة توقيت تكوين GPIO الخاص بك ، توصي Intel باستخدام محلل التوقيت.

معلومات ذات الصلة
محلل التوقيت الرئيسي Intel Quartus

مكونات التوقيت

تتكون مكونات توقيت GPIO IP الأساسي من ثلاثة مسارات.

• مسارات واجهة الإدخال / الإخراج - من FPGA إلى أجهزة الاستقبال الخارجية ومن أجهزة الإرسال الخارجية إلى FPGA.
• مسارات الواجهة الأساسية للبيانات والساعة - من الإدخال / الإخراج إلى المركز ومن المركز إلى الإدخال / الإخراج.
• مسارات النقل - من DDIO بنصف المعدل إلى DDIO كامل المعدل ، ومن DDIO بمعدل كامل إلى نصف معدل.

ملاحظة: يعامل محلل التوقيت المسار داخل كتل DDIO_IN و DDIO_OUT كمربعات سوداء.

الشكل 10. مكونات توقيت مسار الإدخال

الشكل 11. مكونات توقيت مسار الإخراج

الشكل 12. إخراج تمكين مكونات توقيت المسار

عناصر التأخير

لا يقوم برنامج Intel Quartus Prime بتعيين عناصر التأخير تلقائيًا لزيادة فترة الركود في تحليل توقيت الإدخال / الإخراج. لإغلاق التوقيت أو زيادة فترة السماح ، قم بتعيين عناصر التأخير يدويًا في إعدادات Intel Quartus Prime file (.qsf).

الجدول 13. عناصر التأخير. qsf التعيينات

حدد هذه التخصيصات في .qsf للوصول إلى عناصر التأخير.

عنصر التأخير	.qsf احالة
عنصر تأخير الإدخال	set_instance_assignment على -الاسم INPUT_DELAY_CHAIN ​​<0..63>
عنصر تأخير الإخراج	set_instance_assignment على -اسم OUTPUT_DELAY_CHAIN ​​<0..15>
إخراج تمكين عنصر التأخير	set_instance_assignment على -اسم OE_DELAY_CHAIN ​​<0..15>

تحليل التوقيت

لا يقوم برنامج Intel Quartus Prime تلقائيًا بإنشاء قيود توقيت SDC لنواة GPIO IP. يجب عليك إدخال قيود التوقيت يدويًا.

اتبع إرشادات التوقيت وعلى سبيل المثالampليه لضمان أن "محلل التوقيت" يحلل توقيت الإدخال / الإخراج بشكل صحيح.

• لإجراء تحليل توقيت مناسب لمسارات واجهة الإدخال / الإخراج ، حدد قيود مستوى النظام لدبابيس البيانات مقابل دبوس ساعة النظام في .sdc file.
• لإجراء تحليل توقيت مناسب لمسارات الواجهة الأساسية ، حدد إعدادات الساعة هذه في ملف .sdc file:
  - الساعة إلى السجلات الأساسية
  - الساعة لسجلات الإدخال / الإخراج لأوضاع التسجيل و DDIO البسيطة

معلومات ذات الصلة
AN 433: تقييد وتحليل واجهات المصدر المتزامنة
يصف تقنيات تقييد وتحليل واجهات المصدر المتزامنة.

سجل إدخال معدل بيانات واحد

الشكل 13. سجل إدخال معدل بيانات واحد

الجدول 14. سجل إدخال معدل البيانات الفردي .sdc الأمر السابقampال

أمر	الأمر السابقample	وصف المنتج
create_clock	create_clock -name sdr_in_clk- الفترة 100 ميغا هرتز sdr_in_clk	ينشئ ضبط الساعة لساعة الإدخال.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	يوجه محلل التوقيت لتحليل توقيت الإدخال / الإخراج مع تأخير إدخال 0.15 نانوثانية.

سجل إدخال DDIO ذو السعر الكامل أو نصف المعدل

جانب الإدخال لسجلات إدخال DDIO ذات المعدل الكامل ونصف المعدل متماثلان. يمكنك تقييد النظام بشكل صحيح باستخدام ساعة افتراضية لنمذجة جهاز الإرسال خارج الشريحة إلى FPGA.

الشكل 14. سجل إدخال DDIO بمعدل كامل أو نصف معدل

الجدول 15. سجل إدخال DDIO ذو المعدل الكامل أو نصف المعدل .sdc Command Exampال

أمر	الأمر السابقample	وصف المنتج
create_clock	create_clock -name virtual_clock -فترة "200 ميغا هرتز" create_clock -name ddio_in_clk -فترة "200 ميجا هرتز" ddio_in_clk	قم بإنشاء إعداد الساعة للساعة الافتراضية وساعة DDIO.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay - إضافة_تأجيل -clock_fall -clock virtual_clock 0.25 ddio_in_data	قم بإرشاد محلل التوقيت لتحليل حافة الساعة الموجبة وحافة الساعة السالبة لعملية النقل. لاحظ الأمر -add_delay في الأمر الثاني set_input_delay.
set_false_path	set_false_path -fall_from Virtual_clock -rise_to ddio_in_clk set_false_path -rise_from Virtual_clock -fall_to ddio_in_clk	قم بإرشاد محلل التوقيت لتجاهل الحافة الموجبة للساعة إلى الحافة السالبة التي تم تشغيلها ، وحافة الساعة السالبة إلى الحافة الموجبة التي تم تشغيلها. ملاحظة: يجب أن يكون تردد ck_hr نصف تردد ck_fr. إذا كان الإدخال / الإخراج PLL يقود الساعات ، فيمكنك التفكير في استخدام الأمر derive_pll_clocks .sdc.

سجل إخراج معدل البيانات الفردية

الشكل 15. سجل إخراج معدل البيانات الفردي

الجدول 16. سجل إخراج معدل البيانات الفردي .sdc الأمر السابقampال

أمر	الأمر السابقample	وصف المنتج
create_clock و create_generated_clock	create_clock -name sdr_out_clk -فترة "100 ميجا هرتز" sdr_out_clk create_generated_clock -source sdr_out_clk- الاسم sdr_out_outclk sdr_out_outclk	قم بإنشاء ساعة المصدر وساعة الإخراج للإرسال.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	يوجه محلل التوقيت لتحليل بيانات الإخراج للإرسال مقابل ساعة الإخراج للإرسال.

سجل إخراج DDIO بمعدل كامل أو نصف معدل

جانب الإخراج من سجلات إخراج DDIO ذات المعدل الكامل ونصف المعدل متماثلان.

الجدول 17. سجل إخراج DDIO. مثال ، الأمر sdcampال

أمر	الأمر السابقample	وصف المنتج
create_clock و create_generated_clock	create_clock -name ddio_out_fr_clk -فترة "200 ميجاهرتز" ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk	قم بإنشاء الساعات إلى DDIO والساعة للإرسال.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay - إضافة_تأجيل -تساقط_ساعة_ساعة_الساعة ddio_out_fr_outclk 0.55 ddio_out_fr_data	قم بإرشاد محلل التوقيت لتحليل البيانات الإيجابية والسلبية مقابل ساعة الإخراج.
set_false_path	set_false_path -rise_from ddio_out_fr_clk سقوط_إلى ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -شروق_إلى ddio_out_fr_outclk	قم بإرشاد محلل التوقيت لتجاهل الحافة الصاعدة لساعة المصدر مقابل الحافة المتساقطة لساعة الإخراج ، والحافة المتساقطة لساعة المصدر مقابل الحافة الصاعدة لساعة الإخراج

توقيت إقفال المبادئ التوجيهية

بالنسبة لسجلات إدخال GPIO ، من المحتمل أن يفشل نقل الإدخال / الإخراج في وقت الانتظار إذا لم تقم بتعيين سلسلة تأخير الإدخال. يحدث هذا الفشل بسبب أن تأخير الساعة أكبر من تأخير البيانات.

للوفاء بوقت الانتظار ، أضف تأخيرًا إلى مسار بيانات الإدخال باستخدام سلسلة تأخير الإدخال. بشكل عام ، تبلغ سلسلة تأخير الإدخال حوالي 60 حصانًا لكل خطوة عند درجة السرعة الأولى. للحصول على إعداد تقريبي لسلسلة تأخير الإدخال لتمرير التوقيت ، قسّم فترة السماح السلبية على 1 ps.

ومع ذلك ، إذا كانت I / O PLL تقوم بتشغيل ساعات سجلات إدخال GPIO (سجل بسيط أو وضع DDIO) ، فيمكنك ضبط وضع التعويض على الوضع المتزامن للمصدر. سيحاول المجرب تكوين I / O PLL لإعداد أفضل مع الاستمرار في السماح بتحليل توقيت الإدخال / الإخراج.

بالنسبة لسجلات تمكين خرج وإخراج GPIO ، يمكنك إضافة تأخير إلى بيانات الإخراج والساعة باستخدام سلاسل تأخير تمكين الإخراج والإخراج.

• إذا لاحظت انتهاك وقت الإعداد ، يمكنك زيادة إعداد سلسلة تأخير ساعة الإخراج.
• إذا لاحظت انتهاك وقت الانتظار ، فيمكنك زيادة إعداد سلسلة تأخير بيانات الإخراج.

GPIO Intel FPGA IP Design Exampال

يمكن لنواة GPIO IP إنشاء تصميم على سبيل المثالamples التي تطابق تكوين IP الخاص بك في محرر المعلمات. يمكنك استخدام هذه التصميم على سبيل المثالamples كمراجع لإنشاء مثيل لـ IP الأساسية والسلوك المتوقع في عمليات المحاكاة.

يمكنك إنشاء التصميم السابقamples من محرر المعلمات الأساسية GPIO IP. بعد تعيين المعلمات التي تريدها ، انقر فوق "نعم" توليد Exampتصميم. يولد جوهر IP التصميم السابقampلو المصدر files في الدليل الذي تحدده.

الشكل 16. المصدر Files في مثال التصميم الذي تم إنشاؤهampلو الدليل

ملاحظة: ملف files للاستخدام الداخلي أثناء التصميم على سبيل المثالampجيل فقط. لا يمكنك تحرير هذه files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

التصميم القابل للتركيب على سبيل المثالample هو نظام مصمم أساسي جاهز للترجمة ويمكنك تضمينه في مشروع Intel Quartus Prime.

إنشاء واستخدام مثال التصميمample

لتوليد تصميم Intel Quartus Prime القابل للتركيبampجنيه من المصدر files ، قم بتشغيل الأمر التالي في تصميم exampدليل le:

quartus_sh -t make_qii_design.tcl

لتحديد جهاز دقيق لاستخدامه ، قم بتشغيل الأمر التالي:

quartus_sh -t make_qii_design.tcl [اسم الجهاز]

يقوم البرنامج النصي TCL بإنشاء دليل qii يحتوي على مشروع ed_synth.qpf file. يمكنك فتح هذا المشروع وتجميعه في برنامج Intel Quartus Prime.

مثال على تصميم محاكاة GPIO IP Coreample

تصميم المحاكاة على سبيل المثالampيستخدم le إعدادات معلمة GPIO IP الأساسية الخاصة بك لبناء مثيل IP المتصل ببرنامج تشغيل محاكاة. يقوم السائق بتوليد حركة مرور عشوائية ويتحقق داخليًا من شرعية البيانات الصادرة.

استخدام التصميم السابقample ، يمكنك تشغيل محاكاة باستخدام أمر واحد ، اعتمادًا على جهاز المحاكاة الذي تستخدمه. توضح المحاكاة كيف يمكنك استخدام GPIO IP core.

إنشاء واستخدام مثال التصميمample

لإنشاء تصميم المحاكاة على سبيل المثالampجنيه من المصدر files لمحاكاة Verilog ، قم بتشغيل الأمر التالي في مثال التصميمampدليل le:

quartus_sh -t make_sim_design.tcl

لإنشاء تصميم المحاكاة على سبيل المثالampجنيه من المصدر files لمحاكاة VHDL ، قم بتشغيل الأمر التالي في مثال التصميمampدليل le:

quartus_sh -t make_sim_design.tcl VHDL

يقوم البرنامج النصي TCL بإنشاء دليل sim يحتوي على أدلة فرعية — دليل لكل أداة محاكاة مدعومة. يمكنك العثور على البرامج النصية لكل أداة محاكاة في الدلائل المقابلة.

تدفق ترحيل IP لأجهزة Arria V و Cyclone V و Stratix V

يسمح لك تدفق ترحيل IP بترحيل ALTDDIO_IN و ALTDDIO_OUT و ALTDDIO_BIDIR و ALTIOBUF IP من أجهزة Arria V و Cyclone V و Stratix V إلى نواة GPIO IP لأجهزة Intel Arria 10 و Intel Cyclone 10 GX.

يقوم تدفق ترحيل IP هذا بتكوين نواة GPIO IP لمطابقة إعدادات ALTDIO_IN و ALTDDIO_OUT و ALTDDIO_BIDIR و ALTIOBUF IP ، مما يسمح لك بإعادة إنشاء نواة IP.

ملاحظة: تدعم بعض نوى IP تدفق ترحيل IP في أوضاع محددة فقط. إذا كان IP core الخاص بك في وضع غير مدعوم ، فقد تحتاج إلى تشغيل IP Parameter Editor لـ GPIO IP core وتكوين نواة IP يدويًا.

ترحيل نوى ALTDDIO_IN و ALTDDIO_OUT و ALTDDIO_BIDIR و ALTIOBUF IP

لترحيل نوى ALTDDIO_IN و ALTDDIO_OUT و ALTDDIO_BIDIR و ALTIOBUF IP إلى نواة GPIO Intel FPGA IP IP ، اتبع الخطوات التالية:

1. افتح ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP core في محرر معلمات IP.
2. في مجلة عائلة الجهاز المحدد حاليًا، حدد إنتل آريا 10 or Intel Cyclone 10 GX.
3. انقر نهاية لفتح محرر معلمات GPIO IP.
   يقوم IP Parameter Editor بتكوين إعدادات GPIO IP الأساسية المشابهة للإعدادات الأساسية ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF.
4. إذا كان هناك أي إعدادات غير متوافقة بين الاثنين ، فحدد الإعدادات المدعومة الجديدة.
5. انقر نهاية لتجديد نواة IP.
6. استبدل ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP الأساسي في RTL بنواة GPIO IP.

ملاحظة: قد لا تتطابق أسماء المنافذ الأساسية لـ GPIO IP مع أسماء المنافذ الأساسية ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP. لذلك ، قد لا يكون مجرد تغيير اسم IP الأساسي في إنشاء مثيل كافيًا.

معلومات ذات الصلة
ناقل الإدخال والإخراج بتات عالية ومنخفضة في الصفحة 12

إرشادات: قم بتبديل منافذ datain_h و datain_l في IP المُرحَّل

عندما تقوم بترحيل GPIO IP الخاص بك من الأجهزة السابقة إلى GPIO IP core ، يمكنك تشغيله استخدم أسماء المنافذ القديمة ذات المستوى الأعلى الخيار في محرر المعلمات الأساسية GPIO IP. ومع ذلك ، يختلف سلوك هذه المنافذ في نواة GPIO IP عن نوى IP المستخدمة في أجهزة Stratix V و Arria V و Cyclone V.

يقوم GPIO IP core بتشغيل هذه المنافذ إلى سجلات الإخراج على حواف الساعة هذه:

• datain_h — على الحافة الصاعدة لساعة التشغيل الخارجية
• datain_l— على الحافة المتساقطة لساعة outclock

إذا قمت بترحيل GPIO IP الخاص بك من أجهزة Stratix V و Arria V و Cyclone V ، فقم بتبديل منفذي datain_h و datain_l عند إنشاء مثيل IP الذي تم إنشاؤه بواسطة GPIO IP core.

معلومات ذات الصلة
ناقل الإدخال والإخراج بتات عالية ومنخفضة في الصفحة 12

أرشيف دليل مستخدم GPIO Intel FPGA IP

إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.

إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.

نسخة IP الأساسية	دليل المستخدم
20.0.0	دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX
19.3.0	دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX
19.3.0	دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX
18.1	دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX
18.0	دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX
17.1	دليل مستخدم Intel FPGA GPIO IP Core
17.0	دليل مستخدم Altera GPIO IP Core
16.1	دليل مستخدم Altera GPIO IP Core
16.0	دليل مستخدم Altera GPIO IP Core
14.1	دليل مستخدم Altera GPIO Megafunction
13.1	دليل مستخدم Altera GPIO Megafunction

محفوظات مراجعة المستند لـ GPIO Intel FPGA IP دليل مستخدم: أجهزة Intel Arria 10 و Intel Cyclone 10 GX

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2021.07.15	21.2	20.0.0	تم تحديث الرسم التخطيطي الذي يوضح ملف view من مسار إدخال GPIO أحادي النهاية لتحديث dout [0] إلى dout [3] و dout [3] إلى dout [0].
2021.03.29	21.1	20.0.0	تم تحديث رقم إصدار GPIO IP إلى 20.0.0.
2021.03.12	20.4	19.3.0	تم تحديث إرشادات ترحيل IP لتحديد أن محرك GPIO IP يقود datain_h على الحافة الصاعدة و datain_l على الحافة السقوط.
2019.10.01	19.3	19.3.0	خطأ مطبعي مصحح في أكواد تخصيص .qsf في الموضوع حول عناصر التأخير.
2019.03.04	18.1	18.1	في الموضوعات المتعلقة بمسار الإدخال ، ومسارات تمكين الإخراج والإخراج: تم تصحيح الملاحظات في الموضوعات لتحديد أن GPIO Intel FPGA IP لا يدعم المعايرة الديناميكية للدبابيس ثنائية الاتجاه. تمت إضافة روابط إلى PHY Lite للواجهات المتوازية دليل مستخدم Intel FPGA IP Core: Intel Stratix 10 و Intel Arria 10 و Intel Cyclone 10 GX Devices لمزيد من المعلومات حول التطبيقات التي تتطلب معايرة ديناميكية للمسامير ثنائية الاتجاه.
2018.08.28	18.0	18.0	تمت إعادة تسمية المستند من دليل مستخدم Intel FPGA GPIO IP Core إلى دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX. تمت إضافة ارتباط إلى دليل مستخدم Intel Stratix 10 GPIO IP.  تمت إعادة تسمية IP من "Intel FPGA GPIO" إلى "GPIO Intel FPGA IP".  تم تصحيح حالات "clk_fr" و "clk_hr" إلى "ck_fr" و "ck_hr".  تم تحديث مسار إدخال GPIO IP ومخططات مسارات الإخراج لإظهار أسماء إشارة IP الأساسية الفعلية.

التاريخ	التجريبية	التغييرات
نوفمبر 2017	2017.11.06	دعم إضافي لأجهزة Intel Cyclone 10 GX. تم تحديث أسماء الإشارات بالأرقام لتتناسب مع أسماء الإشارات في نواة GPIO IP. تمت إضافة شكل موجة مسار الإخراج. تمت إعادة تسمية "Altera GPIO IP core" إلى "Intel FPGA GPIO IP core". تمت إعادة تسمية "Altera IOPLL IP core" إلى "Intel FPGA IOPLL IP core". تمت إعادة تسمية "محلل التوقيت TimeQuest" إلى "محلل التوقيت". تمت إعادة تسمية "Qsys" إلى "Platform Designer". أوضح أن إشارات ASET و ACLR نشطة عالية.
مايو ٢٠١٥	2017.05.08	تم تحديث الجدول الذي يسرد معلمات المخزن المؤقت GPIO لتحديد شروط استخدم دوائر تثبيت الحافلات خيار المعلمة. أعيدت تسميتها باسم Intel.
أكتوبر ٢٠٢٠	2016.10.31	تم تحديث شكل موجة مسار الإدخال. تمت إضافة موضوع يصف البتات العالية والمنخفضة في حافلات din و dout.
أغسطس ٢٠١٥	2016.08.05	تمت إضافة ملاحظات حول دعم OCT الديناميكي في GPIO IP core. تم تحديث الموضوع حول إعدادات المعلمات لتحسين الدقة والوضوح. تم تحديث القسم الخاص بإنشاء مثال على التصميمampلهم. تمت إضافة موضوع إرشادات حول سلوك المنافذ القديمة عند الترحيل إلى GPIO IP core من أجهزة Stratix V و Arria V و Cyclone V. أعد كتابة المستند وأعد هيكلته لتحسين الوضوح ولسهولة الرجوع إليه. تم تغيير حالات Quartus II إلى Quartus Prime.
أغسطس ٢٠١٥	2014.08.18	معلومات التوقيت المضافة. تمت إضافة معلومات تعبئة السجل. وأضاف استخدم أسماء المنافذ القديمة ذات المستوى الأعلى معامل. هذه معلمة جديدة. تمت إضافة معلومات تعبئة السجل. تم استبدال مصطلح megafunction بـ IP core.
نوفمبر 2013	2013.11.29	الإصدار الأولي.

أرسل ملاحظاتك

دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 و Intel Cyclone 10 GX

وثائق / موارد

انتل GPIO انتل FPGA IP [pdf] دليل المستخدم GPIO Intel FPGA IP ، GPIO ، Intel FPGA IP ، FPGA IP