دليل مستخدم GPIO Intel® FPGA IP
أجهزة Intel® Arria® 10 وIntel® Cyclone® 10 GX
تم التحديث لـ Intel® Quartus® Prime Design Suite: 21.2
إصدار IP: 20.0.0
نسخة على الانترنت بطاقة تعريف: 683136
إرسال التعليقات ug-altera_gpio إصدار: 2021.07.15
يدعم نواة GPIO Intel® FPGA IP ميزات ومكونات الإدخال/الإخراج للأغراض العامة (GPIO). يمكنك استخدام وحدات GPIO في التطبيقات العامة غير المخصصة لأجهزة الإرسال والاستقبال أو واجهات الذاكرة أو LVDS.
يتوفر نواة GPIO IP لأجهزة Intel Arria® 10 وIntel Cyclone® 10 GX فقط. إذا كنت تقوم بترحيل التصميمات من أجهزة Stratix® V أو Arria V أو Cyclone V، فيجب عليك ترحيل مراكز ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP.
معلومات ذات صلة
- تدفق ترحيل IP لأجهزة Arria V وCyclone V وStratix V في الصفحة 22
- أدلة تنفيذ الإدخال/الإخراج من Intel Stratix 10
يوفر دليل مستخدم GPIOIP الأساسي لأجهزة Intel Stratix 10. - مقدمة إلى Intel FPGA IP Cores
يوفر معلومات عامة حول جميع نوى Intel FPGA IP ، بما في ذلك تحديد المعلمات وتوليدها وترقيتها ومحاكاتها. - إنشاء IP و Qsys Simulation Scripts مستقل عن الإصدار
قم بإنشاء نصوص محاكاة لا تتطلب تحديثات يدوية للبرامج أو ترقيات إصدار IP. - أفضل ممارسات إدارة المشروع
إرشادات للإدارة الفعالة وقابلية النقل لمشروعك وعنوان IP الخاص بك files. - أرشيفات دليل مستخدم GPIO Intel FPGA IP في الصفحة 24
يوفر قائمة بأدلة المستخدم للإصدارات السابقة من GPIO IP core. - معدل إدخال/إخراج مزدوج للبيانات (ALTDDIO_IN، ALTDDIO_OUT، وALTDDIO_BIDIR) دليل مستخدم مراكز IP
- دليل مستخدم IP الأساسي لمخزن الإدخال/الإخراج (ALTIOBUF).
معلومات الإصدار لـ GPIO Intel FPGA IP
تتوافق إصدارات Intel FPGA IP مع إصدارات برنامج Intel Quartus® Prime Design Suite حتى الإصدار 19.1. بدءًا من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite ، يحتوي Intel FPGA IP على نظام إصدار جديد.
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
يمكن أن يتغير رقم إصدار Intel FPGA IP (XYZ) مع كل إصدار لبرنامج Intel Quartus Prime. تغيير في:
- يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime ، فيجب عليك إعادة إنشاء عنوان IP.
- يشير Y إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
- يشير Z إلى أن IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.
الجدول 1. معلومات الإصدار الحالي لـ GPIO Intel FPGA IP Core
|
غرض |
وصف |
| إصدار IP | 20.0.0 |
| إصدار Intel Quartus Prime | 21.2 |
| تاريخ الافراج عنه | 2021.06.23 |
ميزات GPIO إنتل FPGA IP
يشتمل جوهر GPIO IP على ميزات لدعم كتل الإدخال/الإخراج الخاصة بالجهاز. يمكنك استخدام محرر معلمات Intel Quartus Prime لتكوين نواة GPIO IP.
يوفر نواة GPIO IP هذه المكونات:
- إدخال/إخراج معدل البيانات المزدوج (DDIO) - مكون رقمي يعمل على مضاعفة أو خفض معدل البيانات لقناة الاتصال.
- سلاسل التأخير — قم بتكوين سلاسل التأخير لإجراء تأخير محدد والمساعدة في إغلاق توقيت الإدخال/الإخراج.
- مخازن الإدخال/الإخراج المؤقتة - قم بتوصيل الوسادات بـ FPGA.
مسارات بيانات GPIO Intel FPGA IP
الشكل 1. رفيع المستوى View من GPIO أحادي العضوية
الجدول 2. أوضاع مسار البيانات الأساسية لـ GPIO IP
|
مسار البيانات |
وضع التسجيل | |||
| تجاوز | تسجيل بسيط |
I/O DDR |
||
|
تقييم كامل |
نصف السعر |
|||
| مدخل | تنتقل البيانات من عنصر التأخير إلى المركز، متجاوزة كافة عمليات الإدخال/الإخراج ذات معدل البيانات المزدوج (DDIOs). | يعمل DDIO ذو المعدل الكامل كسجل بسيط، متجاوزًا DDIOs بنصف المعدل. يختار Fitter ما إذا كان سيتم حزم السجل في الإدخال/الإخراج أو تنفيذ السجل في المركز، اعتمادًا على المنطقة وتوقيت المفاضلات. | تعمل DDIO ذات المعدل الكامل كـ DDIO عادي، متجاوزة DDIOs ذات المعدل النصف. | يعمل DDIO ذو المعدل الكامل كـ DDIO عادي. تقوم DDIOs بنصف المعدل بتحويل البيانات ذات المعدل الكامل إلى بيانات بنصف المعدل. |
| الناتج | تنتقل البيانات من المركز مباشرة إلى عنصر التأخير، متجاوزة جميع عمليات DDIO. | يعمل DDIO ذو المعدل الكامل كسجل بسيط، متجاوزًا DDIOs بنصف المعدل. يختار Fitter ما إذا كان سيتم حزم السجل في الإدخال/الإخراج أو تنفيذ السجل في المركز، اعتمادًا على المنطقة وتوقيت المفاضلات. | تعمل DDIO ذات المعدل الكامل كـ DDIO عادي، متجاوزة DDIOs ذات المعدل النصف. | يعمل DDIO ذو المعدل الكامل كـ DDIO عادي. تقوم DDIOs بنصف المعدل بتحويل البيانات ذات المعدل الكامل إلى بيانات بنصف المعدل. |
| ثنائي الاتجاه | يقوم المخزن المؤقت للإخراج بتشغيل كل من طرف الإخراج ومخزن الإدخال المؤقت. | يعمل DDIO ذو المعدل الكامل كسجل بسيط. يقوم المخزن المؤقت للإخراج بتشغيل كل من طرف الإخراج ومخزن الإدخال المؤقت. | يعمل DDIO ذو المعدل الكامل كـ DDIO عادي. يقوم المخزن المؤقت للإخراج بتشغيل كل من طرف الإخراج ومخزن الإدخال المؤقت. يقوم المخزن المؤقت للإدخال بتشغيل مجموعة من ثلاثة قلابات. | يعمل DDIO ذو المعدل الكامل كـ DDIO عادي. تقوم DDIOs بنصف المعدل بتحويل البيانات ذات المعدل الكامل إلى نصف المعدل. يقوم المخزن المؤقت للإخراج بتشغيل كل من طرف الإخراج ومخزن الإدخال المؤقت. يقوم المخزن المؤقت للإدخال بتشغيل مجموعة من ثلاثة قلابات. |
إذا كنت تستخدم إشارات واضحة ومحددة مسبقًا غير متزامنة، فإن جميع وحدات DDIO تشترك في نفس هذه الإشارات.
تتصل DDIOs ذات المعدل النصف والكامل بساعات منفصلة. عند استخدام DDIOs بنصف المعدل ومعدل كامل، يجب أن تعمل ساعة المعدل الكامل بمعدل ضعف تردد نصف المعدل. يمكنك استخدام علاقات الطور المختلفة لتلبية متطلبات التوقيت.
معلومات ذات صلة
وحدات البت العالية والمنخفضة لناقل الإدخال والإخراج في الصفحة 12
مسار الإدخال
ترسل اللوحة البيانات إلى المخزن المؤقت للإدخال، ويقوم المخزن المؤقت للإدخال بتغذية عنصر التأخير. بعد أن تنتقل البيانات إلى مخرجات عنصر التأخير، تقوم معددات الإرسال الالتفافية القابلة للبرمجة بتحديد الميزات والمسارات المراد استخدامها. يحتوي كل مسار إدخال على مقطعينtages من DDIOs، وهي ذات معدل كامل ونصف معدل.
الشكل 2. مبسطة View مسار إدخال GPIO أحادي النهاية
- تستقبل اللوحة البيانات.
- يلتقط DDIO IN (1) البيانات على الحواف الصاعدة والهابطة لـ ck_fr ويرسل البيانات والإشارات (A) و(B) في شكل الموجة التالي، بمعدل بيانات واحد.
- DDIO IN (2) وDDIO IN (3) يخفضان معدل البيانات إلى النصف.
- يقدم dout[3:0] البيانات كحافلة بنصف المعدل.
الشكل 3. الشكل الموجي لمسار الإدخال في وضع DDIO مع تحويل بنصف المعدل
في هذا الشكل، تنتقل البيانات من ساعة ذات معدل كامل بمعدل بيانات مضاعف إلى ساعة ذات معدل نصف بمعدل بيانات واحد. يتم تقسيم معدل البيانات على أربعة ويتم زيادة حجم الناقل بنفس النسبة. يظل معدل النقل الإجمالي عبر نواة GPIO IP دون تغيير.
قد تختلف علاقة التوقيت الفعلية بين الإشارات المختلفة اعتمادًا على التصميم المحدد والتأخيرات والمراحل التي تختارها للساعات ذات المعدل الكامل ونصف المعدل.
ملاحظة: لا يدعم قلب GPIO IP المعايرة الديناميكية للدبابيس ثنائية الاتجاه. بالنسبة للتطبيقات التي تتطلب معايرة ديناميكية للدبابيس ثنائية الاتجاه، راجع المعلومات ذات الصلة.
معلومات ذات صلة
- PHY Lite للواجهات المتوازية دليل المستخدم الأساسي Intel FPGA IP: أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX
يوفر المزيد من المعلومات للتطبيقات التي تتطلب OCT الديناميكي للدبابيس ثنائية الاتجاه. - مسارات تمكين الإخراج والإخراج في الصفحة 7
مسارات تمكين الإخراج والإخراج
يرسل عنصر تأخير الإخراج البيانات إلى اللوحة من خلال المخزن المؤقت للإخراج.
يحتوي كل مسار إخراج على مقطعينtages من DDIOs، وهي نصف معدل ومعدل كامل.
الشكل 4. مبسطة View مسار إخراج GPIO أحادي العضوية
الشكل 5. الشكل الموجي لمسار الإخراج في وضع DDIO مع تحويل بنصف المعدل
الشكل 6. مبسطة View مسار تمكين الإخراج
الفرق بين مسار الإخراج ومسار تمكين الإخراج (OE) هو أن مسار OE لا يحتوي على DDIO كامل المعدل. لدعم عمليات تنفيذ التسجيل المعبأ في مسار OE، يعمل السجل البسيط كـ DDIO كامل المعدل. لنفس السبب، يوجد DDIO واحد فقط بنصف المعدل.
يعمل مسار OE في الأوضاع الأساسية الثلاثة التالية:
- تجاوز—يرسل المركز البيانات مباشرة إلى عنصر التأخير، متجاوزًا جميع DDIOs.
- التسجيل المعبأ - يتجاوز DDIO بنصف المعدل.
- مخرجات حقوق السحب الخاصة بمعدل نصف - تعمل وحدات DDIO بنصف المعدل على تحويل البيانات من المعدل الكامل إلى المعدل النصف.
ملاحظة: لا يدعم قلب GPIO IP المعايرة الديناميكية للدبابيس ثنائية الاتجاه. بالنسبة للتطبيقات التي تتطلب معايرة ديناميكية للدبابيس ثنائية الاتجاه، راجع المعلومات ذات الصلة.
معلومات ذات صلة
- PHY Lite للواجهات المتوازية دليل المستخدم الأساسي Intel FPGA IP: أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX
يوفر المزيد من المعلومات للتطبيقات التي تتطلب OCT الديناميكي للدبابيس ثنائية الاتجاه. - مسار الإدخال في الصفحة 5
إشارات واجهة GPIO Intel FPGA IP
اعتمادًا على إعدادات المعلمة التي تحددها، تتوفر إشارات واجهة مختلفة لنواة GPIO IP.
الشكل 7. واجهات GPIO IP الأساسية
الشكل 8. إشارات واجهة GPIO
الجدول 3. إشارات واجهة الوسادة
واجهة اللوحة هي الاتصال الفعلي من نواة GPIO IP إلى اللوحة. يمكن أن تكون هذه الواجهة واجهة إدخال أو إخراج أو واجهة ثنائية الاتجاه، اعتمادًا على تكوين IP الأساسي. في هذا الجدول، يمثل SIZE عرض البيانات المحدد في محرر معلمات IP الأساسية.
|
اسم الإشارة |
اتجاه |
وصف |
| Pad_in[SIZE-1:0] |
مدخل |
إشارة الإدخال من اللوحة. |
| Pad_in_b[SIZE-1:0] |
مدخل |
العقدة السلبية لإشارة الإدخال التفاضلية من اللوحة. يتوفر هذا المنفذ إذا قمت بتشغيل استخدام المخزن المؤقت التفاضلي خيار. |
| Pad_out[SIZE-1:0] |
الناتج |
إشارة الإخراج إلى اللوحة. |
| Pad_out_b[SIZE-1:0] |
الناتج |
العقدة السلبية لإشارة الخرج التفاضلي إلى اللوحة. يتوفر هذا المنفذ إذا قمت بتشغيل استخدام المخزن المؤقت التفاضلي خيار. |
| Pad_io[الحجم-1:0] |
ثنائي الاتجاه |
اتصال إشارة ثنائي الاتجاه مع اللوحة. |
| Pad_io_b[الحجم-1:0] |
ثنائي الاتجاه |
العقدة السلبية لاتصال الإشارة التفاضلية ثنائية الاتجاه مع اللوحة. يتوفر هذا المنفذ إذا قمت بتشغيل استخدام المخزن المؤقت التفاضلي خيار. |
الجدول 4. إشارات واجهة البيانات
واجهة البيانات هي واجهة إدخال أو إخراج من نواة GPIO IP إلى نواة FPGA. في هذا الجدول، يمثل SIZE عرض البيانات المحدد في محرر معلمات IP الأساسية.
|
اسم الإشارة |
اتجاه |
وصف |
| الدين[DATA_SIZE-1:0] |
مدخل |
إدخال البيانات من قلب FPGA في وضع الإخراج أو ثنائي الاتجاه. DATA_SIZE يعتمد على وضع التسجيل:
|
| النقطة[DATA_SIZE-1:0] |
الناتج |
إخراج البيانات إلى قلب FPGA في وضع الإدخال أو ثنائي الاتجاه، DATA_SIZE يعتمد على وضع التسجيل:
|
| عمرو[OE_SIZE-1:0] |
مدخل |
إدخال OE من قلب FPGA في وضع الإخراج مع تمكين منفذ تمكين الإخراج قيد التشغيل، أو الوضع ثنائي الاتجاه. OE نشط مرتفع. عند إرسال البيانات، اضبط هذه الإشارة على 1. عند استقبال البيانات، اضبط هذه الإشارة على 0. يعتمد OE_SIZE على وضع التسجيل:
|
الجدول 5. إشارات واجهة الساعة
واجهة الساعة هي واجهة ساعة الإدخال. وهو يتألف من إشارات مختلفة، اعتمادا على التكوين. يمكن أن يحتوي نواة GPIO IP على صفر أو واحد أو اثنين أو أربعة مدخلات للساعة. تظهر منافذ الساعة بشكل مختلف في تكوينات مختلفة لتعكس الوظيفة الفعلية التي تؤديها إشارة الساعة.
|
اسم الإشارة |
اتجاه |
وصف |
| ck |
مدخل |
في مسارات الإدخال والإخراج، تقوم هذه الساعة بتغذية السجل المعبأ أو DDIO إذا قمت بإيقاف تشغيل منطق نصف المعدل المعلمة. في الوضع ثنائي الاتجاه، هذه الساعة هي الساعة الفريدة لمسارات الإدخال والإخراج إذا قمت بإيقاف تشغيل ساعات الإدخال/الإخراج منفصلة المعلمة. |
| ck_fr |
مدخل |
في مسارات الإدخال والإخراج، تغذي هذه الساعات معدل DDIO الكامل ونصف المعدل إذا قمت بتشغيل منطق نصف المعدل المعلمة. في الوضع ثنائي الاتجاه، تستخدم مسارات الإدخال والإخراج هذه الساعات إذا قمت بإيقاف تشغيل ساعات الإدخال/الإخراج منفصلة المعلمة. |
|
ck_hr |
||
| ck_in |
مدخل |
في الوضع ثنائي الاتجاه، تقوم هذه الساعات بتغذية السجل المعبأ أو DDIO في مسارات الإدخال والإخراج إذا قمت بتحديد كلا الإعدادات التالية:
|
| ck_out | ||
| ck_fr_in |
مدخل |
في الوضع ثنائي الاتجاه، تغذي هذه الساعات DDIOS بمعدل كامل ونصف معدل في مسارات الإدخال والإخراج إذا قمت بتحديد كلا هذين الإعدادين
على سبيل المثالample، ck_fr_out يغذي DDIO بالمعدل الكامل في مسار الإخراج. |
| ck_fr_out | ||
| ck_hr_in | ||
| ck_hr_out | ||
| جسر |
مدخل |
تمكين الساعة. |
الجدول 6. إشارات واجهة الإنهاء
تقوم واجهة الإنهاء بتوصيل نواة GPIO IP بمخازن الإدخال/الإخراج المؤقتة.
|
اسم الإشارة |
اتجاه |
وصف |
| التحكم في السلسلة |
مدخل |
الإدخال من كتلة التحكم في الإنهاء (OCT) إلى المخازن المؤقتة. يقوم بتعيين قيمة مقاومة سلسلة المخزن المؤقت. |
| التحكم بالتوازي |
مدخل |
الإدخال من كتلة التحكم في الإنهاء (OCT) إلى المخازن المؤقتة. يقوم بتعيين قيمة المعاوقة المتوازية العازلة. |
الجدول 7. إعادة ضبط إشارات الواجهة
تقوم واجهة إعادة التعيين بتوصيل نواة GPIO IP بـ DDIOs.
|
اسم الإشارة |
اتجاه |
وصف |
| com.sclr |
مدخل |
إدخال واضح متزامن غير متاح إذا قمت بتمكين sset. |
| com.aclr |
مدخل |
إدخال واضح غير متزامن عالية نشطة. غير متاح إذا قمت بتمكين الأصول. |
| أصل |
مدخل |
إدخال مجموعة غير متزامن عالية نشطة. غير متاح إذا قمت بتمكين aclr. |
| مجموعة |
مدخل |
إدخال مجموعة متزامن غير متاح إذا قمت بتمكين sclr. |
معلومات ذات صلة
وحدات البت العالية والمنخفضة لناقل الإدخال والإخراج في الصفحة 12
- تشترك مسارات الإدخال والإخراج وOE في نفس الإشارات الواضحة والمحددة مسبقًا.
- يشترك المخرج ومسار OE في نفس إشارات الساعة.
ترتيب بت البيانات لواجهة البيانات
الشكل 9. اتفاقية ترتيب بتات البيانات
يوضح هذا الشكل اصطلاح ترتيب البتات لإشارات البيانات din وdout وoe.
- إذا كانت قيمة حجم ناقل البيانات هي SIZE، فسيكون LSB في أقصى اليمين.
- إذا كانت قيمة حجم ناقل البيانات هي 2 × SIZE، فإن الناقل يتكون من كلمتين SIZE .
- إذا كانت قيمة حجم ناقل البيانات 4 × SIZE، فإن الناقل يتكون من أربع كلمات بحجم SIZE.
- يوجد LSB في أقصى يمين كل كلمة.
- تحدد الكلمة الموجودة في أقصى اليمين الكلمة الأولى الصادرة لنواقل الإخراج والكلمة الأولى الواردة لنواقل الإدخال.
معلومات ذات صلة
مسار الإدخال في الصفحة 5
ناقل الإدخال والإخراج للبتات العالية والمنخفضة
يتم تضمين البتات العالية والمنخفضة في إشارات الإدخال أو الإخراج في حافلات الإدخال والإخراج din وdout.
ناقل الإدخال
بالنسبة لحافلة din، إذا كانت datain_h وdatain_l هي البتات العالية والمنخفضة، حيث يمثل كل عرض datain_width:
- datain_h = din[(2 × datain_width – 1):datain_width]
- datain_l = din[(datain_width – 1):0]
على سبيل المثالampلو، لدين[7:0] = 8'b11001010:
- datain_h = 4'b1100
- datain_l = 4'b1010
ناقل الإخراج
بالنسبة لحافلة dout، إذا كانت dataout_h وdataout_l هي البتات العالية والمنخفضة، حيث يمثل كل عرض dataout_width:
- dataout_h = dout[(2 × dataout_width – 1):dataout_width]
- dataout_l = dout[(dataout_width – 1):0]
على سبيل المثالampلو، لdout[7:0] = 8'b11001010:
- dataout_h = 4'b1100
- dataout_l = 4'b1010
إشارات واجهة البيانات والساعات المقابلة
الجدول 8. إشارات واجهة البيانات والساعات المقابلة
|
اسم الإشارة |
تكوين المعلمة | ساعة | ||
| وضع التسجيل | معدل النصف |
ساعات منفصلة |
||
| ضجيج |
|
عن |
عن |
ck |
| ديديو |
On |
عن |
ck_hr | |
|
عن |
On |
ck_in | |
| ديديو |
On |
On |
ck_hr_in | |
|
|
عن |
عن |
ck |
| ديديو |
On |
عن |
ck_hr | |
|
عن |
On |
ck_out | |
| ديديو |
On |
On |
ck_hr_out | |
|
|
عن |
عن |
ck |
| ديديو |
On |
عن |
ck_fr | |
|
عن |
On |
|
|
| ديديو |
On |
On |
|
|
التحقق من استخدام الموارد وأداء التصميم
يمكنك الرجوع إلى تقارير تجميع Intel Quartus Prime للحصول على تفاصيل حول استخدام الموارد وأداء التصميم الخاص بك.
- في القائمة، انقر فوق المعالجة ➤ ابدأ التجميع لتشغيل التجميع الكامل.
- بعد الانتهاء من التصميم اضغط على المعالجة ➤ تقرير التجميع.
- استخدام جدول المحتويات, انتقل إلى مجرب ➤ قسم الموارد.
أ. ل view معلومات استخدام الموارد، حدد ملخص استخدام الموارد.
ب view معلومات استخدام الموارد، حدد استخدام الموارد من قبل الجهة.
إعدادات معلمة GPIO Intel FPGA IP
يمكنك ضبط إعدادات المعلمات لنواة GPIO IP في برنامج Intel Quartus Prime. هناك ثلاث مجموعات من الخيارات: عام, المخزن المؤقت، و السجلات.
الجدول 9. معلمات GPIO IP الأساسية - عام
|
المعلمة |
حالة | القيم المسموح بها |
وصف |
| اتجاه البيانات |
— |
|
يحدد اتجاه البيانات لـ GPIO. |
| عرض البيانات |
— |
1 إلى 128 | يحدد عرض البيانات. |
| استخدم أسماء منافذ المستوى الأعلى القديمة |
— |
|
استخدم نفس أسماء المنافذ كما في أجهزة Stratix V وArria V وCyclone V. على سبيل المثالample، يصبح dout dataout_h وdataout_l، ويصبح din datain_h وdatain_l. ملاحظة: يختلف سلوك هذه المنافذ عما هو عليه في أجهزة Stratix V وArria V وCyclone V. للحصول على إرشادات الترحيل، راجع المعلومات ذات الصلة. |
الجدول 10. معلمات GPIO IP الأساسية - المخزن المؤقت
|
المعلمة |
حالة | القيم المسموح بها |
وصف |
| استخدام المخزن المؤقت التفاضلي |
— |
|
إذا تم تشغيله، فسيتم تمكين المخازن المؤقتة للإدخال/الإخراج التفاضلية. |
| استخدم المخزن المؤقت التفاضلي الزائف |
|
|
إذا تم تشغيله في وضع الإخراج، فإنه يمكّن المخازن المؤقتة للإخراج التفاضلي الزائف. يتم تشغيل هذا الخيار تلقائيًا للوضع ثنائي الاتجاه إذا قمت بتشغيله استخدام المخزن المؤقت التفاضلي. |
| استخدم دوائر تثبيت الحافلة |
|
|
إذا تم تشغيله، يمكن لدائرة تعليق الناقل أن تمسك الإشارة بشكل ضعيف على طرف الإدخال / الإخراج في آخر حالة مدفوعة حيث ستكون حالة المخزن المؤقت للإخراج 1 أو 0 ولكن ليست ذات مقاومة عالية. |
| استخدم مخرج الصرف المفتوح |
|
|
إذا تم تشغيله، فإن مخرج التصريف المفتوح يمكّن الجهاز من توفير إشارات التحكم على مستوى النظام مثل إشارات تمكين المقاطعة والكتابة التي يمكن تأكيدها بواسطة أجهزة متعددة في نظامك. |
| تمكين منفذ تمكين الإخراج | اتجاه البيانات = الإخراج |
|
إذا تم تشغيله، فإنه يمكّن إدخال المستخدم إلى منفذ OE. يتم تشغيل هذا الخيار تلقائيًا في الوضع ثنائي الاتجاه. |
| تمكين منافذ الإنهاء التسلسلي/التوازي |
— |
|
إذا تم تشغيله، فإنه يمكّن منافذ التحكم في إنهاء السلسلة ومنافذ التحكم في الإنهاء المتوازي للمخزن المؤقت للإخراج. |
الجدول 11. معلمات GPIO IP الأساسية - السجلات
| المعلمة | حالة | القيم المسموح بها | وصف |
| وضع التسجيل |
— |
|
يحدد وضع التسجيل لنواة GPIO IP:
|
| تمكين منفذ واضح / محدد مسبقًا متزامن |
|
|
يحدد كيفية تنفيذ منفذ إعادة التعيين المتزامن.
|
| تمكين منفذ واضح / محدد مسبقًا غير متزامن |
|
|
يحدد كيفية تنفيذ منفذ إعادة التعيين غير المتزامن.
إشارات ACLR وASET نشطة للغاية. |
| تمكين منافذ تمكين الساعة | وضع التسجيل = DDIO |
|
|
| منطق نصف المعدل | وضع التسجيل = DDIO |
|
إذا تم تشغيله، فسيتم تمكين DDIO بنصف المعدل. |
| ساعات الإدخال / الإخراج منفصلة |
|
|
إذا تم تشغيله، فسيتم تمكين ساعات منفصلة (CK_IN وCK_OUT) لمسارات الإدخال والإخراج في الوضع ثنائي الاتجاه. |
معلومات ذات صلة
- وحدات البت العالية والمنخفضة لناقل الإدخال والإخراج في الصفحة 12
- المبدأ التوجيهي: قم بتبديل منافذ datain_h وdatain_l في IP الذي تم ترحيله في الصفحة 23
تسجيل التعبئة
يسمح لك GPIO IP الأساسي بحزم التسجيل في المحيط لتوفير المساحة واستخدام الموارد.
يمكنك تكوين DDIO بالمعدل الكامل على مسار الإدخال والإخراج باعتباره التقليب. للقيام بذلك، قم بإضافة تعيينات .qsf المدرجة في هذا الجدول.
الجدول 12. سجل تعبئة مهام QSF
|
طريق |
تعيين QSF |
| تعبئة سجل الإدخال | تعيين QSF set_instance_signment -name FAST_INPUT_REGISTER ON -to |
| التعبئة سجل الإخراج | set_instance_signment -name FAST_OUTPUT_REGISTER ON -to |
| تمكين الإخراج تسجيل التعبئة | set_instance_signment -name FAST_OUTPUT_ENABLE_REGISTER ON -to |
ملحوظة: هذه المهام لا تضمن تعبئة السجل. ومع ذلك، فإن هذه المهام تمكن الميكانيكي من العثور على موضع قانوني. خلاف ذلك، فإن Fitter يحافظ على الوجه بالتخبط في القلب.
توقيت GPIO إنتل FPGA IP
يعتمد أداء نواة GPIO IP على قيود الإدخال/الإخراج ومراحل الساعة. للتحقق من صحة توقيت تكوين GPIO الخاص بك، توصي Intel باستخدام محلل التوقيت.
معلومات ذات صلة
محلل التوقيت Intel Quartus Prime
مكونات التوقيت
تتكون مكونات التوقيت الأساسية لـ GPIO IP من ثلاثة مسارات.
- مسارات واجهة الإدخال/الإخراج — من FPGA إلى أجهزة الاستقبال الخارجية ومن أجهزة الإرسال الخارجية إلى FPGA.
- مسارات الواجهة الأساسية للبيانات والساعة - من الإدخال/الإخراج إلى المركز ومن المركز إلى الإدخال/الإخراج.
- مسارات النقل - من DDIO بنصف المعدل إلى DDIO كامل المعدل، ومن DDIO كامل المعدل إلى نصف المعدل.
ملاحظة: يقوم محلل التوقيت بمعاملة المسار الموجود داخل كتل DDIO_IN وDDIO_OUT كمربعات سوداء.
الشكل 10. مكونات توقيت مسار الإدخال
الشكل 11. مكونات توقيت مسار الإخراج
الشكل 12. تمكين مكونات توقيت المسار الناتج
عناصر التأخير
لا يقوم برنامج Intel Quartus Prime تلقائيًا بتعيين عناصر التأخير لزيادة التباطؤ في تحليل توقيت الإدخال/الإخراج إلى أقصى حد. لإغلاق التوقيت أو زيادة فترة السماح إلى الحد الأقصى، اضبط عناصر التأخير يدويًا في إعدادات Intel Quartus Prime file (.qsf).
الجدول 13. عناصر التأخير .qsf الواجبات
حدد هذه التعيينات في .qsf للوصول إلى عناصر التأخير.
| عنصر التأخير | .qsf الاحالة |
| عنصر تأخير الإدخال | set_instance_signment إلى -الاسم INPUT_DELAY_CHAIN <0..63> |
| عنصر تأخير الإخراج | set_instance_signment إلى -الاسم OUTPUT_DELAY_CHAIN <0..15> |
| إخراج تمكين عنصر التأخير | set_instance_signment إلى -الاسم OE_DELAY_CHAIN <0..15> |
تحليل التوقيت
لا يقوم برنامج Intel Quartus Prime تلقائيًا بإنشاء قيود توقيت SDC لنواة GPIO IP. يجب عليك إدخال قيود التوقيت يدويًا.
اتبع إرشادات التوقيت وعلى سبيل المثالampللتأكد من أن محلل التوقيت يقوم بتحليل توقيت الإدخال/الإخراج بشكل صحيح.
- لإجراء تحليل التوقيت المناسب لمسارات واجهة الإدخال/الإخراج، حدد قيود مستوى النظام الخاصة بدبابيس البيانات مقابل دبوس ساعة النظام في .sdc file.
- لإجراء تحليل التوقيت المناسب لمسارات الواجهة الأساسية، حدد إعدادات الساعة هذه في ملف .sdc file:
- الساعة إلى السجلات الأساسية
— ساعة إلى سجلات الإدخال/الإخراج للسجل البسيط وأوضاع DDIO
معلومات ذات صلة
AN 433: تقييد وتحليل واجهات المصدر المتزامن
يصف تقنيات تقييد وتحليل الواجهات المتزامنة للمصدر.
سجل إدخال معدل البيانات الفردي
الشكل 13. سجل إدخال معدل البيانات الفردي
الجدول 14. سجل إدخال معدل البيانات الفردي .sdc Command Exampليه
| يأمر | الأمر السابقample | وصف |
| create_clock | create_clock -اسم sdr_in_clk -فترة "100 ميجاهرتز" sdr_in_clk |
إنشاء إعداد الساعة لساعة الإدخال. |
| set_input_delay | set_input_delay -الساعة sdr_in_clk 0.15 sdr_in_data |
يوجه محلل التوقيت لتحليل توقيت الإدخال/الإخراج مع تأخير إدخال قدره 0.15 ns. |
سجل إدخال DDIO بمعدل كامل أو نصف معدل
جانب الإدخال لمسجلات إدخال DDIO ذات المعدل الكامل ونصف المعدل هو نفسه. يمكنك تقييد النظام بشكل صحيح باستخدام ساعة افتراضية لنموذج جهاز الإرسال خارج الشريحة إلى FPGA.
الشكل 14. سجل إدخال DDIO بمعدل كامل أو نصف معدل
جدول 15. تسجيل إدخال DDIO بمعدل كامل أو نصف معدل .sdc Command Exampليه
| يأمر | الأمر السابقample | وصف |
| create_clock | create_clock - الاسم virtual_clock -الفترة "200 ميجا هرتز" create_clock -name ddio_in_clk -الفترة "200 ميجاهرتز" ddio_in_clk |
إنشاء إعداد الساعة للساعة الافتراضية وساعة DDIO. |
| set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -الساعة الافتراضية 0.25 ddio_in_data |
قم بتوجيه محلل التوقيت لتحليل حافة الساعة الإيجابية وحافة الساعة السلبية للنقل. لاحظ -add_delay في أمر set_input_delay الثاني. |
| set_false_path | set_false_path -fall_from Virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
قم بتوجيه محلل التوقيت لتجاهل حافة الساعة الموجبة للسجل المحفز للحافة السالبة، وحافة الساعة السالبة للسجل المحفز للحافة الموجبة.
ملاحظة: يجب أن يكون تردد ck_hr نصف تردد ck_fr. إذا كان I/O PLL يقوم بتشغيل الساعات، فيمكنك التفكير في استخدام الأمر derive_pll_clocks .sdc. |
سجل إخراج معدل البيانات الفردي
الشكل 15. سجل إخراج معدل البيانات الفردي
جدول 16. سجل إخراج معدل البيانات الفردي .sdc Command Exampليه
| يأمر | الأمر السابقample | وصف |
| create_clock و create_generated_clock | create_clock -اسم sdr_out_clk -الفترة "100 ميجاهرتز" sdr_out_clk create_generated_clock -source sdr_out_clk - الاسم sdr_out_outclk sdr_out_outclk |
قم بإنشاء ساعة المصدر وساعة الإخراج للإرسال. |
| set_output_delay | set_output_delay -الساعة sdr_out_clk 0.45 sdr_out_data |
يوجه محلل التوقيت لتحليل بيانات الإخراج للإرسال مقابل ساعة الإخراج للإرسال. |
سجل إخراج DDIO بمعدل كامل أو نصف معدل
جانب الإخراج من سجلات إخراج DDIO ذات المعدل الكامل ونصف المعدل هو نفسه.
جدول 17. تسجيل إخراج DDIO .sdc Command Exampليه
| يأمر | الأمر السابقample | وصف |
| create_clock و create_generated_clock | create_clock -name ddio_out_fr_clk -الفترة "200 ميجاهرتز" ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk |
قم بإنشاء الساعات إلى DDIO والساعة للإرسال. |
| set_output_delay | set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data |
قم بإرشاد محلل التوقيت لتحليل البيانات الإيجابية والسلبية مقابل ساعة الإخراج. |
| set_false_path | set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk |
قم بتوجيه محلل التوقيت لتجاهل الحافة الصاعدة للساعة المصدر مقابل الحافة الهابطة لساعة الخرج، والحافة الهابطة لساعة المصدر مقابل الحافة الصاعدة لساعة الخرج |
توقيت إغلاق المبادئ التوجيهية
بالنسبة إلى سجلات إدخال GPIO، من المحتمل أن يفشل نقل الإدخال/الإخراج في وقت الانتظار إذا لم تقم بتعيين سلسلة تأخير الإدخال. يحدث هذا الفشل بسبب أن تأخير الساعة أكبر من تأخير البيانات.
لتلبية وقت الانتظار، أضف تأخيرًا إلى مسار بيانات الإدخال باستخدام سلسلة تأخير الإدخال. بشكل عام، تبلغ سلسلة تأخير الإدخال حوالي 60 ps لكل خطوة عند درجة السرعة 1. للحصول على إعداد تقريبي لسلسلة تأخير الإدخال لتمرير التوقيت، قم بتقسيم فترة الركود السلبي على 60 ps.
ومع ذلك، إذا كان I/O PLL يقوم بتشغيل الساعات الخاصة بمسجلات إدخال GPIO (السجل البسيط أو وضع DDIO)، فيمكنك ضبط وضع التعويض على الوضع المتزامن للمصدر. سيحاول Fitter تكوين I/O PLL من أجل إعداد أفضل مع الاستمرار في الركود لتحليل توقيت الإدخال/الإخراج.
بالنسبة لسجلات تمكين الإخراج والإخراج GPIO، يمكنك إضافة تأخير إلى بيانات الإخراج والساعة باستخدام سلاسل تأخير تمكين الإخراج والإخراج.
- إذا لاحظت انتهاكًا لوقت الإعداد، فيمكنك زيادة إعداد سلسلة تأخير ساعة الإخراج.
- إذا لاحظت انتهاكًا لوقت الانتظار، فيمكنك زيادة إعداد سلسلة تأخير بيانات الإخراج.
تصميم GPIO Intel FPGA IP Exampليه
يمكن لنواة GPIO IP إنشاء تصميم على سبيل المثالampالملفات التي تطابق تكوين IP الخاص بك في محرر المعلمات. يمكنك استخدام هذه التصميم على سبيل المثالamples كمراجع لإنشاء مثيل IP الأساسي والسلوك المتوقع في عمليات المحاكاة.
يمكنك إنشاء التصميم السابقamples من محرر المعلمات الأساسية لـ GPIO IP. بعد أن تقوم بتعيين المعلمات التي تريدها، انقر فوق توليد السابقينampتصميم. يقوم جوهر IP بإنشاء التصميم على سبيل المثالampلو المصدر fileفي الدليل الذي تحدده.
الشكل 16. المصدر Fileالصورة في التصميم المولد السابقampالدليل لو
ملحوظة: ملف .qsys files للاستخدام الداخلي أثناء التصميم على سبيل المثالampجيل لو فقط. لا يمكنك تحرير هذه .qsys files.
GPIO IP Core تصميم Intel Quartus Prime القابل للتوليف على سبيل المثالample
التصميم التوليفي على سبيل المثالample هو نظام مصمم أساسي جاهز للتجميع ويمكنك تضمينه في مشروع Intel Quartus Prime.
توليد واستخدام التصميم السابقample
لإنشاء تصميم Intel Quartus Prime القابل للتوليف على سبيل المثالampلو من المصدر fileق، قم بتشغيل الأمر التالي في التصميم السابقampدليل le:
quartus_sh -t make_qii_design.tcl
لتحديد جهاز محدد لاستخدامه، قم بتشغيل الأمر التالي:
quartus_sh -t make_qii_design.tcl [اسم_الجهاز]
يقوم البرنامج النصي TCL بإنشاء دليل qii الذي يحتوي على مشروع ed_synth.qpf file. يمكنك فتح هذا المشروع وتجميعه في برنامج Intel Quartus Prime.
GPIO IP تصميم المحاكاة الأساسية السابقينample
تصميم المحاكاة على سبيل المثالampيستخدم le إعدادات المعلمة الأساسية لـ GPIO IP لإنشاء مثيل IP المتصل ببرنامج تشغيل المحاكاة. يقوم السائق بإنشاء حركة مرور عشوائية ويتحقق داخليًا من شرعية البيانات الصادرة.
باستخدام التصميم السابقampإذا، يمكنك تشغيل المحاكاة باستخدام أمر واحد، اعتمادًا على جهاز المحاكاة الذي تستخدمه. توضح المحاكاة كيف يمكنك استخدام نواة GPIO IP.
توليد واستخدام التصميم السابقample
لتوليد تصميم المحاكاة على سبيل المثالampلو من المصدر fileبالنسبة لمحاكاة Verilog، قم بتشغيل الأمر التالي في التصميم السابقampدليل le:
quartus_sh -t make_sim_design.tcl
لتوليد تصميم المحاكاة على سبيل المثالampلو من المصدر fileبالنسبة لمحاكي VHDL، قم بتشغيل الأمر التالي في التصميم السابقampدليل le:
quartus_sh -t make_sim_design.tcl VHDL
يقوم البرنامج النصي TCL بإنشاء دليل sim يحتوي على أدلة فرعية - واحد لكل أداة محاكاة مدعومة. يمكنك العثور على البرامج النصية لكل أداة محاكاة في الدلائل المقابلة.
تدفق ترحيل IP لأجهزة Arria V و Cyclone V و Stratix V
يتيح لك تدفق ترحيل IP ترحيل مراكز ALTDDIO_IN وALTDDIO_OUT وALTDIO_BIDIR وALTIOBUF IP لأجهزة Arria V وCyclone V وStratix V إلى نواة GPIO IP لأجهزة Intel Arria 10 وIntel Cyclone 10 GX.
يقوم تدفق ترحيل IP هذا بتكوين نواة GPIO IP لمطابقة إعدادات ALTDDIO_IN وALTDIO_OUT وALTDDIO_BIDIR وALTIOBUF IP، مما يسمح لك بإعادة إنشاء نواة IP.
ملاحظة: تدعم بعض مراكز IP تدفق ترحيل IP في أوضاع محددة فقط. إذا كان IP الأساسي الخاص بك في وضع غير مدعوم، فقد تحتاج إلى تشغيل IP Parameter Editor لنواة IP GPIO وتكوين IP الأساسي يدويًا.
ترحيل مراكز ALTDDIO_IN وALTDIO_OUT وALTDIO_BIDIR وALTIOBUF IP الخاصة بك
لترحيل مراكز ALTDDIO_IN وALTDDIO_OUT وALTDDIO_BIDIR وALTIOBUF IP إلى مركز GPIO Intel FPGA IP IP، اتبع الخطوات التالية:
- افتح ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP الأساسية في محرر معلمات IP.
- في عائلة الأجهزة المحددة حاليًا، يختار إنتل آريا 10 or Intel Cyclone 10 GX.
- انقر ينهي لفتح محرر معلمات GPIO IP.
يقوم محرر معلمات IP بتكوين إعدادات GPIO IP الأساسية المشابهة للإعدادات الأساسية ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF. - إذا كان هناك أي إعدادات غير متوافقة بين الاثنين، فاختر الإعدادات المدعومة الجديدة.
- انقر ينهي لتجديد جوهر IP.
- استبدل الإنشاء الأساسي لـ ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP في RTL بنواة GPIO IP.
ملاحظة: قد لا تتطابق أسماء المنافذ الأساسية لـ GPIO IP مع أسماء المنافذ الأساسية ALTDDIO_IN أو ALTDDIO_OUT أو ALTDDIO_BIDIR أو ALTIOBUF IP. ولذلك، فإن مجرد تغيير اسم IP الأساسي في عملية الإنشاء قد لا يكون كافيًا.
معلومات ذات صلة
وحدات البت العالية والمنخفضة لناقل الإدخال والإخراج في الصفحة 12
المبدأ التوجيهي: قم بتبديل منافذ datain_h وdatain_l في عنوان IP المُرحَّل
عندما تقوم بترحيل IP GPIO الخاص بك من الأجهزة السابقة إلى GPIO IP الأساسي، يمكنك تشغيله استخدم أسماء منافذ المستوى الأعلى القديمة الخيار في محرر المعلمة الأساسية GPIO IP. ومع ذلك، يختلف سلوك هذه المنافذ في نواة GPIO IP عما هو عليه في نوى IP المستخدمة لأجهزة Stratix V وArria V وCyclone V.
يقوم نواة GPIO IP بتوجيه هذه المنافذ إلى سجلات الإخراج الموجودة على حواف الساعة هذه:
- datain_h — على حافة الساعة الصاعدة
- datain_l—على حافة السقوط خارج الساعة
إذا قمت بترحيل IP GPIO الخاص بك من أجهزة Stratix V وArria V وCyclone V، فقم بتبديل منفذي datain_h وdatain_l عند إنشاء مثيل IP الذي تم إنشاؤه بواسطة نواة GPIO IP.
معلومات ذات صلة
وحدات البت العالية والمنخفضة لناقل الإدخال والإخراج في الصفحة 12
أرشيفات دليل مستخدم GPIO Intel FPGA IP
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.
إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.
|
نسخة IP الأساسية |
دليل المستخدم |
| 20.0.0 | دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX |
| 19.3.0 | دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX |
| 19.3.0 | دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX |
| 18.1 | دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX |
| 18.0 | دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX |
| 17.1 | دليل المستخدم الأساسي لـ Intel FPGA GPIO IP |
| 17.0 | دليل مستخدم Altera GPIO IP الأساسي |
| 16.1 | دليل مستخدم Altera GPIO IP الأساسي |
| 16.0 | دليل مستخدم Altera GPIO IP الأساسي |
| 14.1 | دليل مستخدم Altera GPIO Megafunction |
| 13.1 | دليل مستخدم Altera GPIO Megafunction |
سجل مراجعة المستندات لدليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX
|
نسخة الوثيقة |
إصدار Intel Quartus Prime | إصدار IP |
التغييرات |
|
2021.07.15 |
21.2 |
20.0.0 |
تم تحديث الرسم البياني الذي يوضح المبسطة view من مسار إدخال GPIO ذو النهاية الواحدة لتحديث dout[0] إلى dout[3] وdout[3] إلى dout[0]. |
|
2021.03.29 |
21.1 |
20.0.0 |
تم تحديث رقم إصدار GPIO IP إلى 20.0.0. |
|
2021.03.12 |
20.4 |
19.3.0 |
تم تحديث إرشادات ترحيل IP لتحديد أن GPIO IP يقوم بتشغيل datain_h على الحافة الصاعدة وdatain_l على الحافة الهابطة. |
|
2019.10.01 |
19.3 |
19.3.0 |
تم تصحيح الخطأ المطبعي في رموز تخصيص .qsf في موضوع عناصر التأخير. |
|
2019.03.04 |
18.1 |
18.1 |
في المواضيع المتعلقة بمسار الإدخال ومسارات تمكين الإخراج والإخراج:
|
|
2018.08.28 |
18.0 |
18.0 |
|
| تاريخ | إصدار | التغييرات |
| نوفمبر 2017 | 2017.11.06 |
|
| مايو 2017 | 2017.05.08 |
|
| أكتوبر 2016 | 2016.10.31 |
|
| أغسطس 2016 | 2016.08.05 |
|
| أغسطس 2014 | 2014.08.18 |
|
| نوفمبر 2013 | 2013.11.29 | الإصدار الأولي. |
دليل مستخدم GPIO Intel FPGA IP: أجهزة Intel Arria 10 وIntel Cyclone 10 GX
المستندات / الموارد
 |
إنتل GPIO إنتل FPGA IP [بي دي اف] دليل المستخدم GPIO إنتل FPGA IP، GPIO، إنتل FPGA IP، FPGA IP |
