F-Tile Interlaken Intel FPGA IP Design Example

دليل البدء السريع

يوفر نواة F-Tile Interlaken Intel® FPGA IP منضدة اختبار محاكاة. مثال على تصميم الأجهزةampسيتوفر le الذي يدعم التجميع واختبار الأجهزة في الإصدار 21.4 من برنامج Intel Quartus® Prime Pro Edition. عند إنشاء التصميم السابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم وتجميعه واختباره.
منضدة الاختبار والتصميم السابقampيدعم le وضع NRZ و PAM4 لأجهزة F-البلاط. يولد نواة F-Tile Interlaken Intel FPGA IP تصميمًا خارجيًاamples للتركيبات المدعومة التالية لعدد الممرات ومعدلات البيانات.

مجموعات IP المدعومة من عدد الممرات ومعدلات البيانات
المجموعات التالية مدعومة في إصدار برنامج Intel Quartus Prime Pro Edition 21.3. سيتم دعم جميع التركيبات الأخرى في إصدار مستقبلي من Intel Quartus Prime Pro Edition.

عدد الممرات	معدل الحارة (جيجابت في الثانية)
	6.25	10.3125	12.5	25.78125	53.125
4	نعم	-	نعم	نعم	-
6	-	-	-	نعم	نعم
8	-	-	نعم	نعم	-
10	-	-	نعم	نعم	-
12	-	نعم	نعم	نعم	-

الشكل 1: خطوات التطوير لمثال التصميمample

ملحوظة: سيكون تجميع الأجهزة والاختبار متاحًا في الإصدار 21.4 من برنامج Intel Quartus Prime Pro Edition.
تصميم F-Tile Interlaken Intel FPGA IP core exampيدعم le الميزات التالية:

• TX داخلي إلى وضع الاسترجاع التسلسلي RX
• يولد تلقائيًا حزمًا ذات حجم ثابت
• قدرات فحص الحزمة الأساسية
• القدرة على استخدام System Console لإعادة ضبط التصميم لغرض إعادة الاختبار

الشكل 2 الرسم التخطيطي عالي المستوى

معلومات ذات صلة

• دليل مستخدم F-Tile Interlaken Intel FPGA IP
• ملاحظات إصدار F-Tile Interlaken Intel FPGA IP

متطلبات الأجهزة والبرامج

لاختبار السابقample design ، استخدم الأجهزة والبرامج التالية:

• إصدار برنامج Intel Quartus Prime Pro Edition 21.3
• وحدة تحكم النظام
• المحاكي المدعوم:
  • سينوبسيس * VCS *
  • سينوبسيس VCS MX
  • Siemens * EDA ModelSim * SE أو Questa *

ملحوظة:  دعم الأجهزة للتصميم على سبيل المثالampسيتوفر le في إصدار برنامج Intel Quartus Prime Pro Edition 21.4.

توليد التصميم

الشكل 3. إجراء

اتبع هذه الخطوات لإنشاء مثال على التصميمample و testbench:

1. في برنامج Intel Quartus Prime Pro Edition ، انقر فوق File ➤ معالج مشروع جديد لإنشاء مشروع Intel Quartus Prime جديد ، أو انقر فوق File ➤ افتح المشروع لفتح مشروع Intel Quartus Prime موجود. يطالبك المعالج بتحديد جهاز.
2. حدد عائلة الجهاز Agilex وحدد الجهاز باستخدام F-Tile لتصميمك.
3. في كتالوج IP ، حدد موقع F-Tile Interlaken Intel FPGA IP وانقر فوقه نقرًا مزدوجًا. تظهر نافذة New IP Variant.
4. حدد اسم المستوى الأعلى لتنويع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip.
5. انقر فوق موافق. يظهر محرر المعلمة.

الشكل 4. مثالampعلامة التبويب لو التصميم

6. في علامة التبويب IP ، حدد معلمات التباين الأساسي لـ IP الخاص بك.
7. في السابقampفي علامة التبويب تصميم ، حدد خيار المحاكاة لإنشاء طاولة الاختبار.
ملاحظة: خيار التوليف مخصص للأجهزة مثلample design ، الذي سيكون متاحًا في إصدار برنامج Intel Quartus Prime Pro Edition 21.4.
8. بالنسبة إلى تنسيق HDL المُولَّد ، يتوفر خيار Verilog و VHDL.
9. انقر فوق إنشاء Exampلو التصميم. حدد Exampتظهر نافذة دليل التصميم le.
10. إذا كنت ترغب في تعديل التصميم على سبيل المثالampمسار أو اسم الدليل le من الإعدادات الافتراضية المعروضة (ilk_f_0_example_design) ، استعرض للوصول إلى المسار الجديد واكتب مثال التصميم الجديدampلو اسم الدليل.
11. انقر فوق موافق.

ملحوظة: في تصميم F-Tile Interlaken Intel FPGA IP السابقample ، يتم إنشاء مثيل SystemPLL تلقائيًا ، ويتم توصيله بـ F-Tile Interlaken Intel FPGA IP core. مسار التسلسل الهرمي SystemPLL في التصميم على سبيل المثالample هو:

example_design.test_env_inst.test_dut.dut.pll

نظام PLL في التصميم على سبيل المثالampيشترك le في نفس الساعة المرجعية 156.26 MHz مثل جهاز الإرسال والاستقبال.

بنية الدليل

يولد نواة F-Tile Interlaken Intel FPGA IP ما يلي fileق للتصميم السابقampعلى:
الشكل 5. هيكل الدليل

الجدول 2. مثال على تصميم الأجهزةample File الأوصاف
هؤلاء files فيample_installation_dir> / ilk_f_0_exampدليل le_design.

File الأسماء	وصف
example_design.qpf	مشروع Intel Quartus Prime file.
example_design.qsf	إعدادات مشروع Intel Quartus Prime file
example_design.sdc يtag_timing_template.sdc	قيود تصميم سينوبسيس file. يمكنك نسخ وتعديل التصميم الخاص بك.
sysconsole_testbench.tcl	رئيسي file للوصول إلى وحدة تحكم النظام

ملحوظة: دعم الأجهزة للتصميم على سبيل المثالampسيتوفر le في إصدار برنامج Intel Quartus Prime Pro Edition 21.4.

الجدول 3. Testbench File وصف

هذا file في الample_installation_dir> / ilk_f_0_example_design / exampدليل le_design / rtl.

File اسم	وصف
top_tb.sv	منضدة اختبار عالية المستوى file.

الجدول 4. مخطوطات Testbench

هؤلاء files فيample_installation_dir> / ilk_f_0_example_design / exampدليل le_design / testbench

File اسم	وصف
run_vcs.sh	البرنامج النصي Synopsys VCS لتشغيل testbench.
run_vcsmx.sh	البرنامج النصي Synopsys VCS MX لتشغيل testbench.
run_mentor.tcl	البرنامج النصي Siemens EDA ModelSim SE أو Questa لتشغيل testbench.

محاكاة مثال التصميمampلو Testbench

الشكل 6. الإجراء

اتبع هذه الخطوات لمحاكاة طاولة الاختبار:

1. في موجه الأوامر ، قم بالتغيير إلى دليل محاكاة testbench. مسار الدليل هوample_installation_dir> / example_design / testbench.
2. قم بتشغيل نص المحاكاة الخاص بالمحاكي المدعوم الذي تختاره. يقوم البرنامج النصي بتجميع وتشغيل testbench في جهاز المحاكاة. يجب أن يتحقق البرنامج النصي من تطابق أعداد SOP و EOP بعد اكتمال المحاكاة.

الجدول 5. خطوات تشغيل المحاكاة

محاكي	تعليمات
نظام التحكم في الإصدار	في سطر الأوامر ، اكتب:   ش run_vcs.sh
في سي إس إم إكس	في سطر الأوامر ، اكتب:   ش run_vcsmx.sh
ModelSim SE أو Questa	في سطر الأوامر ، اكتب:   vsim - قم بتشغيل run_mentor.tcl إذا كنت تفضل المحاكاة دون إظهار ModelSim GUI ، فاكتب:   vsim -c -do run_mentor.tcl

3. تحليل النتائج. محاكاة ناجحة ترسل وتستقبل الحزم ، وتعرض "تم اجتياز الاختبار".

منضدة الاختبار للتصميم السابقample يكمل المهام التالية:

• يجسد نواة F-Tile Interlaken Intel FPGA IP.
• يطبع حالة PHY.
• يتحقق من تزامن metaframe (SYNC_LOCK) وحدود الكلمة (الكتلة) (WORD_LOCK).
• ينتظر حتى يتم غلق ومحاذاة الممرات الفردية.
• يبدأ في إرسال الحزم.
• تحقق من إحصائيات الحزمة:
  • أخطاء CRC24
  • إجراءات التشغيل القياسية
  • EOPs

ما يليampيوضح إخراج le إجراء اختبار محاكاة ناجح:

تجميع مثال التصميمample

1. تأكد من أن السابقينampجيل تصميم لو كاملة.
2. في برنامج Intel Quartus Prime Pro Edition ، افتح مشروع Intel Quartus Primeample_installation_dir> / example_design.qpf>.
3. في قائمة المعالجة ، انقر فوق بدء التحويل البرمجي.

مثال على التصميمampلو الوصف

التصميم السابقampيوضح le وظائف جوهر IP في إنترلاكن.

مثال على التصميمampمكونات لو

السابقampتصميم le يربط النظام والساعات المرجعية PLL ومكونات التصميم المطلوبة. السابقampيقوم le design بتكوين نواة IP في وضع الاسترجاع الداخلي ويقوم بإنشاء حزم على واجهة نقل بيانات مستخدم IP core TX. يرسل نواة IP هذه الحزم على مسار الاسترجاع الداخلي عبر جهاز الإرسال والاستقبال.
بعد أن يستقبل مستقبل IP الأساسي الحزم على مسار الاسترجاع ، فإنه يعالج حزم إنترلاكن ويرسلها على واجهة نقل بيانات المستخدم RX. السابقampيتحقق تصميم le من أن الحزم المستلمة والمرسلة متطابقة.
تصميم F-Tile Interlaken Intel IP السابقampيتضمن le المكونات التالية:

1. F-بلاط إنترلاكن إنتل FPGA IP الأساسية
2. مولد الحزم ومدقق الحزم
3. مرجع F-Tile ونظام PLL Clocks Intel FPGA IP core

إشارات الواجهة

الجدول 6. مثال على التصميمampلو إشارات الواجهة

اسم المنفذ	اتجاه	العرض (بت)	وصف
mgmt_clk	مدخل	1	إدخال ساعة النظام. يجب أن يكون تردد الساعة 100 ميجا هرتز.
pll_ref_clk	مدخل	1	الساعة المرجعية لجهاز الإرسال والاستقبال. يقود RX CDR PLL.
rx_pin	مدخل	عدد المسارات	دبوس بيانات جهاز الاستقبال SERDES.
tx_pin	الناتج	عدد المسارات	نقل البيانات SERDES دبوس.
rx_pin_n (1)	مدخل	عدد المسارات	دبوس بيانات جهاز الاستقبال SERDES.
tx_pin_n (1)	الناتج	عدد المسارات	نقل البيانات SERDES دبوس.
mac_clk_pll_ref	مدخل	1	يجب أن تكون هذه الإشارة مدفوعة بـ PLL ويجب أن تستخدم نفس مصدر الساعة الذي يدفع pll_ref_clk. هذه الإشارة متاحة فقط في أشكال جهاز وضع PAM4.
usr_pb_reset_n	مدخل	1	إعادة تعيين النظام.

(1) متوفر فقط في متغيرات PAM4.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.

تسجيل الخريطة

ملحوظة:

• مثال على التصميمampيبدأ عنوان le register بـ 0x20 ** بينما يبدأ عنوان سجل إنترلاكن الأساسي بـ 0x10 **.
• يبدأ عنوان سجل PHY للبلاط F بـ 0x30 ** بينما يبدأ عنوان سجل FEC للبلاط F بـ 0x40 **. التسجيل FEC متاح فقط في وضع PAM4.
• رمز الوصول: RO - للقراءة فقط ، و RW - للقراءة / الكتابة.
• وحدة تحكم النظام تقرأ التصميم على سبيل المثالample يسجل ويبلغ عن حالة الاختبار على الشاشة.

الجدول 7. مثال على التصميمample تسجيل الخريطة

الإزاحة	اسم	وصول	وصف
8'h00	محجوز
8'h01	محجوز
8'h02	إعادة تعيين PLL النظام	RO	تشير البتات التالية إلى طلب إعادة تعيين PLL للنظام وتمكين القيمة: • بت [0] - sys_pll_rst_req • بت [1] - sys_pll_rst_en
8'h03	محاذاة حارة الاستلام	RO	يشير إلى محاذاة حارة الاستلام.
8'h04	كلمة مقفلة	RO	[NUM_LANES – 1: 0] - تعريف حدود الكلمة (كتلة).
8'h05	المزامنة مقفلة	RO	[NUM_LANES – 1: 0] - تزامن Metaframe.
8'h06 - 8'h09	عدد أخطاء CRC32	RO	يشير إلى عدد أخطاء CRC32.
8'h0A	عدد أخطاء CRC24	RO	يشير إلى عدد أخطاء CRC24.
8'h0B	إشارة تجاوز / تحت التدفق	RO	تشير البتات التالية إلى: • بت [3] - إشارة تدفق الإرسال • بت [2] - إشارة تجاوز الإرسال • بت [1] - إشارة تجاوز RX
8'h0C	عدد SOP	RO	يشير إلى رقم SOP.
8'h0D	عدد EOP	RO	يشير إلى عدد EOP
8'h0E	عدد الأخطاء	RO	يشير إلى عدد الأخطاء التالية: • فقدان محاذاة الممر • كلمة تحكم غير مشروعة • نمط التأطير غير القانوني • فقدان مؤشر SOP أو EOP
8'h0F	send_data_mm_clk	RW	اكتب 1 إلى بت [0] لتمكين إشارة المولد.
8'h10	خطأ في المدقق		يشير إلى خطأ المدقق. (خطأ بيانات SOP وخطأ رقم القناة وخطأ بيانات PLD)
8'h11	قفل النظام PLL	RO	يشير البت [0] إلى مؤشر قفل PLL.
8'h14	عدد TX SOP	RO	يشير إلى عدد إجراءات التشغيل القياسية التي تم إنشاؤها بواسطة منشئ الحزم.
8'h15	TX EOP عدد	RO	يشير إلى عدد EOP الذي تم إنشاؤه بواسطة منشئ الحزم.
8'h16	حزمة مستمرة	RW	اكتب 1 إلى بت [0] لتمكين الحزمة المستمرة.
تابع…

الإزاحة	اسم	وصول	وصف
8'h39	عدد أخطاء ECC	RO	يشير إلى عدد أخطاء ECC.
8'h40	عدد الأخطاء المصححة ECC	RO	يشير إلى عدد أخطاء ECC المصححة.
8'h50	tx_rst_n	WO	إعادة ضبط البلاط على SRC for TX.
8'h51	البلاط__________________ المتر_	WO	إعادة البلاط إلى SRC لـ RX.
8'h52	بلاط	RO	استلام إعادة تعيين البلاط من SRC لـ TX.
8'h53	البلاط________السفلي	RO	استلام إعادة تعيين البلاط من SRC لـ RX.

إعادة ضبط

في نواة F-Tile Interlaken Intel FPGA IP ، يمكنك بدء إعادة التعيين (reset_n = 0) واستمر في الانتظار حتى يقوم قلب IP بإرجاع إشعار إعادة التعيين (reset_ack_n = 0). بعد إزالة إعادة التعيين (reset_n = 1) ، يعود إقرار إعادة التعيين إلى حالته الأولية
(reset_ack_n = 1). في التصميم السابقample ، يحتفظ سجل rst_ack_sticky بتأكيد استلام إعادة الضبط ثم يقوم بإزالة إعادة التعيين (reset_n = 1). يمكنك استخدام طرق بديلة تناسب احتياجات التصميم الخاصة بك.

مهم: في أي سيناريو حيث يكون الاسترجاع التسلسلي الداخلي مطلوبًا ، يجب تحرير TX و RX لبلاط F بشكل منفصل بترتيب معين. الرجوع إلى البرنامج النصي لوحدة تحكم النظام لمزيد من المعلومات.

الشكل 7 إعادة تعيين التسلسل في الوضع NRZ

الشكل 8 إعادة تعيين التسلسل في وضع PAM4

F-Tile Interlaken Intel FPGA IP Design Example أرشيف دليل المستخدم

إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.

إصدار Intel Quartus Prime	نسخة IP الأساسية	دليل المستخدم
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example دليل المستخدم

تاريخ مراجعة المستند لـ F-Tile Interlaken Intel FPGA IP Design Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2021.10.04	21.3	3.0.0	• تمت إضافة دعم لمجموعات معدلات الممرات الجديدة. لمزيد من المعلومات ، يرجى الرجوع إلى الجدول: مجموعات IP المدعومة من عدد الممرات ومعدل البيانات. • تم تحديث قائمة المحاكاة المدعومة في القسم: متطلبات الأجهزة والبرامج. • تمت إضافة سجلات إعادة تعيين جديدة في القسم: تسجيل الخريطة.
2021.06.21	21.2	2.0.0	الإصدار الأولي.

المستندات / الموارد

إنتل F-Tile Interlaken إنتل FPGA IP Design Example [بي دي اف] دليل المستخدم F-Tile Interlaken Intel FPGA IP Design Example ، F-Tile ، Interlaken Intel FPGA IP Design Exampلو ، Intel FPGA IP Design Exampلو ، IP Design Exampلو ، تصميم السابقينample

مراجع

• دليل المستخدم