جهاز الإرسال والاستقبال Intel E-Series 5 GTS

تحديد

• اسم المنتج: جهاز إرسال واستقبال GTS بواجهات مزدوجة بسيطة
• رقم الموديل: 825853
• تاريخ الإصدار: 2025.01.24

معلومات المنتج

تدعم أجهزة الإرسال والاستقبال GTS في وحدات Agilex 5 FPGA تطبيقات بروتوكولات سيمبلكس متنوعة. في وضع سيمبلكس، تكون قناة GTS أحادية الاتجاه، تاركةً جهاز إرسال أو استقبال غير مستخدم. باستخدام وضع سيمبلكس المزدوج، يمكنك الاستفادة من القناة غير المستخدمة لتطبيق بروتوكول سيمبلكس مستقل آخر.

مقدمة

يصف دليل المستخدم هذا طريقة تنفيذ وضع البسيط المزدوج (DS) في أجهزة الإرسال والاستقبال Agilex™ 5 GTS.

يشير وضع التشغيل المزدوج البسيط إلى وضع تشغيل قناة جهاز الإرسال والاستقبال GTS، حيث يُمكن وضع جهاز إرسال واستقبال مستقلين في قناة جهاز الإرسال والاستقبال نفسها، مما يُحسّن استخدام موارد جهاز الإرسال والاستقبال في وحدات Agilex 5 FPGA. يوضح دليل المستخدم ما يلي:

• عناوين IP المدعومة لبروتوكول الإرسال البسيط في وضع الإرسال البسيط المزدوج
• كيفية التخطيط لواجهات أحادية الجانب قبل البدء في التصميم
• كيفية تنفيذ تدفق التصميم البسيط المزدوج

يمكنك تنفيذ وضع البسيط المزدوج في برنامج Quartus® Prime Pro Edition الإصدار 24.2 وما بعده.

معلومات ذات صلة

• دليل مستخدم جهاز الإرسال والاستقبال GTS PHY
• دليل مستخدم GTS SDI II Intel FPGA IP
• GTS SDI II Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم GTS HDMI Intel FPGA IP
• GTS HDMI Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم GTS DisplayPort PHY Altera FPGA IP
• دليل مستخدم GTS JESD204C Intel FPGA IP
• GTS JESD204C Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم GTS JESD204B Intel FPGA IP
• GTS JESD204B Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم GTS Serial Lite IV Intel FPGA IP
• GTS Serial Lite IV Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم Quartus Prime Pro Edition: تجميع التصميم

© شركة ألتيرا. ألتيرا، وشعارها، وشعار "a"، وعلاماتها الأخرى هي علامات تجارية لشركة ألتيرا. تضمن ألتيرا وإنتل أداء منتجاتها من FPGA وأشباه الموصلات وفقًا للمواصفات الحالية، وفقًا لضمان ألتيرا أو إنتل القياسي، حسب الاقتضاء، ولكنهما تحتفظان بالحق في إجراء تغييرات على أي منتجات أو خدمات في أي وقت دون إشعار مسبق. لا تتحمل ألتيرا وإنتل أي مسؤولية أو التزام ينشأ عن تطبيق أو استخدام أي معلومات أو منتجات أو خدمات موصوفة هنا، إلا ما تم الاتفاق عليه صراحةً كتابيًا من قِبل ألتيرا أو إنتل. يُنصح عملاء ألتيرا وإنتل بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات شراء أي منتجات أو خدمات.

يمكن المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.

زيادةview

تدعم أجهزة الإرسال والاستقبال GTS في وحدات FPGA من طراز Agilex 5 تطبيقات بروتوكولات سيمبلكس متنوعة. في وضع سيمبلكس، تكون قناة GTS أحادية الاتجاه، مما يترك جهاز إرسال أو استقبال غير مستخدم. أما في وضع سيمبلكس المزدوج، فيمكنك الاستفادة من قناة الإرسال أو الاستقبال غير المستخدمة لتطبيق بروتوكول سيمبلكس مستقل آخر، كما هو موضح في الشكل التالي.

يدعم وضع الإرسال البسيط المزدوج (DS) التركيبة التالية من عناوين IP الخاصة ببروتوكول الإرسال البسيط (1).

الجدول 1. مجموعات بروتوكولات IP المدعومة لوضع الإرسال البسيط المزدوج

IP جهاز الاستقبال	IP المرسل
	إس دي آي	منفذ HDMI	منفذ العرض	سيريال لايت الرابع	JESD204C	JESD204B
إس دي آي	نعم	نعم	نعم	لا	لا	لا
منفذ HDMI	نعم	نعم	نعم	لا	لا	لا
منفذ العرض	نعم	نعم	نعم	لا	لا	لا
سيريال لايت الرابع	لا	لا	لا	نعم	نعم: 2)	نعم: 2)
JESD204C	لا	لا	لا	نعم: 2)	نعم	نعم: 2)
JESD204B	لا	لا	لا	نعم: 2)	نعم: 2)	نعم

يمكن تنفيذ وضع DS في برنامج Quartus Prime Pro Edition عن طريق إنشاء عنوان IP لـ DS بناءً على عناوين IP لبروتوكولات Simplex، واستخدام عنوان IP لـ DS لتصميم RTL كما هو موضح في الشكل التالي. يتكون عنوان IP المُولّد من عناوين IP الفردية لبروتوكولات Simplex التي ترغب في إقرانها في وضع DS واستخدامها في تصميمك.

1. يتم دعم وضع DS فقط لبروتوكولات simplex المحددة، وليس لأوضاع TX/RX المخصصة مع GTS PMA/FEC Direct PHY Intel FPGA IP (باستثناء عندما يتم تعيين معلمة قواعد تكوين PMA على SDI أو HDMI).
2. لا يتم دعم هذه المجموعة في وضع DS في الإصدار الحالي من برنامج Quartus Prime Pro Edition.

1. يتطلب أي تعديل أو تحديث إصدار لعناوين IP الخاصة ببروتوكول Simplex التي تستخدمها في تدفق DS إعادة إنشاء عنوان IP الخاص بـ DS.
2. إذا لم تكن بحاجة إلى وضع DS، فلن تكون هذه الخطوة قابلة للتطبيق.
3. إذا لم تكن بحاجة إلى وضع DS، فقم بتوصيل IP البسيط مباشرة في التصميم الخاص بك.
4. يمكنك محاكاة DS IP بعد التحليل والتوضيح.

فهم وتخطيط واجهات Simplex المزدوجة

قبل البدء بتنفيذ وضع DS، حدد وخطط عناوين IP البسيطة (المرسل والمستقبل) التي ترغب في وضعها في قناة الإرسال والاستقبال نفسها. إذا لم تكن هناك حاجة لوضع عناوين IP البسيطة في تصميمك في قناة الإرسال والاستقبال نفسها، فلن يكون مسار وضع DS الموضح في هذه الوثيقة قابلاً للتطبيق، ويمكنك دمج عناوين IP البسيطة مباشرةً في تصميم RTL.

هناك مجموعتان من عناوين IP الخاصة بالبروتوكول والتي يمكنها دعم وضع DS:

• SDI وHDMI وDisplayPort
• SerialLite IV وJESD204C وJESD204B
  • بعد تحديد عناوين IP المدعومة لوضع DS، خطط لكيفية إقران عناوين IP البسيطة (المرسل والمستقبل في نفس القناة) عبر القنوات المستخدمة. في هذه المرحلة، يعتمد التخطيط على التوزيع المنطقي للقنوات لإنشاء مجموعة DS التي يمكنك استخدامها لاحقًا لتوليد عناوين IP لـ DS. يمكنك إجراء تعيين موضع الدبوس الفعلي بعد توليد عناوين IP.tage.
  • المثال التاليampيوضح هذا الشكل كيفية التخطيط لاقتران عناوين IP البسيطة في وضع DS لإنشاء مجموعة DS. تُعرّف مجموعة DS بأنها مجموعة من عناوين IP البسيطة التي تحتوي على قناة واحدة على الأقل في وضع DS.

Exampالجزء 1: جهاز إرسال SDI واحد مقترن بجهاز استقبال SDI واحد
في هذا المثال السابقampيتم إقران جهاز إرسال SDI واحد مع جهاز استقبال SDI واحد لتشكيل مجموعة DS كما هو موضح في الشكل التالي.

Exampالجزء 2: جهاز إرسال HDMI واحد مقترن بجهاز استقبال HDMI واحد
في هذا المثال السابقampفي هذه الحالة، يتم إقران جهاز إرسال HDMI مع جهاز استقبال HDMI لتشكيل مجموعة DS كما هو موضح في الشكل التالي. يمكنك وضع جهاز استقبال HDMI في القنوات من 0 إلى 2 أو القنوات من 1 إلى 3.

Exampالجزء 3: جهاز إرسال HDMI واحد مقترن بجهازي استقبال SDI وجهاز إرسال SDI
في هذا المثال السابقampفي هذه الحالة، يتم إقران جهاز إرسال HDMI بجهازي استقبال SDI لتشكيل مجموعة DS، بالإضافة إلى جهاز إرسال SDI غير مقترن، كما هو موضح في الشكل التالي. يمكن وضع جهازي استقبال SDI في مواقع مختلفة، شريطة اقترانهما بقنوات جهاز إرسال HDMI. بما أن جهاز إرسال SDI غير مقترن ببروتوكول IP بسيط آخر، فهو ليس جزءًا من مجموعة DS (لا يمكن تضمينه في مجموعة DS)، ولا يتطلب تدفق DS.

عند التخطيط لإقران IP البسيط لوضع DS، يجب عليك مراعاة ما يلي:

• وضع رابطة TX—على الرغم من أن الاقتران يعتمد على الوضع المنطقي، فإن عناوين IP لجهاز الإرسال متعدد القنوات تتطلب الترابط، ويجب أن تلبي متطلبات وضع القناة المادية كما هو موضح في شكل وضع القناة لتكوين PMA المباشر لتجميع المسارات المرتبطة في دليل مستخدم جهاز الإرسال والاستقبال GTS PHY.
• نفس نظام PLL للإرسال والاستقباليجب على عناوين IP البسيطة المُقترنة في وضع DS والتي تستخدم وضع توقيت PLL للنظام استخدام نفس نظام PLL لتلك القناة. لا يُمكن إقران عناوين IP البسيطة التي تستخدم وضع توقيت PMA إلا مع عنوان IP بسيط آخر يعمل بوضع توقيت PMA. لا يُدعم إقران وضع توقيت PMA ووضع PLL للنظام داخل قناة واحدة.
• استخدام FEC للإرسال والاستقبال—يجب أن يكون لعناوين IP البسيطة المقترنة في وضع DS لقناة إعداد FEC نفسه (سواءً مُفعّلاً أو غير مُستخدَم). على سبيل المثالampإذا كان لديك جهاز GTS SerialLite IV IP TX مزود بـ FEC ممكّن، فيمكنك فقط إقرانه بجهاز GTS SerialLite IV IP RX آخر مزود بـ FEC ممكّن.
• الوصول إلى واجهة Avalon® المخصصة للذاكرةيتشارك المرسل والمستقبل واجهة Avalon مُخصّصة للذاكرة للوصول إلى كل قناة. عند اقتران عناوين IP البسيطة في وضع DS، يتضمن عنوان IP المُولّد لـ DS مُحكّم واجهة Avalon مُخصّصة للذاكرة، والذي يحتفظ بعنوان IP المُرسِل وواجهة Avalon المُخصّصة للذاكرة لكل منهما. هذا هو الحال عند عدم استخدام وضع DS.

تنفيذ واجهات Simplex المزدوجة

يصف هذا الفصل تنفيذًا بسيطًا مزدوجًا يعتمد على exampالفصل الثاني من فصل فهم وتخطيط واجهات الإرسال البسيطة المزدوجة. يجمع تطبيق DS بين بروتوكول HDMI للإرسال البسيط والإرسال البسيط للاستقبال، ولكن بمعدلات تكوين مختلفة.

إنشاء عنوان IP البسيط
يجب عليك أولاً إنشاء وتوليد كل عنوان IP بسيط على حدة باتباع دليل المستخدم الخاص بكل عنوان IP.

ملحوظة:

• بالنسبة لـ SDI، يجب عليك إنشاء IP البسيط مع تحديد معلمة Both Base وPHY لخيار الغلاف SDI_II في IP GTS SDI II Intel FPGA.
• بالنسبة لـ HDMI، يجب عليك إنشاء IP البسيط باستخدام معلمة HDMI وTransceiver المحددة لخيار HDMI wrapper في GTS HDMI Intel FPGA IP.
• بالنسبة لـ DisplayPort، يجب عليك إنشاء IP البسيط باستخدام GTS DisplayPort PHY Altera FPGA IP.
• بالنسبة لـ JESD204C، يجب عليك إنشاء IP البسيط مع تحديد معلمة Both Base and PHY أو PHY Only لخيار غلاف JESD204C في IP الخاص بـ GTS JESD204C Intel FPGA.
• بالنسبة لـ JESD204B، يجب عليك إنشاء IP البسيط مع تحديد معلمة Both Base and PHY أو PHY Only لخيار غلاف JESD204B في IP GTS JESD204B Intel FPGA.
• بالنسبة لجهاز Serial Lite IV، يجب إنشاء عنوان IP بسيط عن طريق تحديد خياري Rx أو Tx لمعلمة وضع PMA. بالنسبة لـ RS-FEC، يجب تفعيل معلمة Enable RS-FEC، وكذلك تفعيل RS-FEC المفعّل على عنوان IP البسيط الآخر لجهاز Serial Lite IV الموجود في نفس معلمة القناة/القنوات ضمن لوحة Simplex Merging في علامة تبويب IP.

لتوليد IP البسيط عبر HDMI، اتبع الخطوات التالية:

1. قم بإنشاء HDMI simplex TX IP و HDMI simplex RX IP عن طريق اختيار معلمة HDMI وTransceiver والمعلمات الأخرى ذات الصلة بتصميمك باستخدام GTS HDMI Intel FPGA IP.
2. إنشاء عنوان IP fileيمكنك إنشاء عناوين IP البسيطة الخاصة بمنفذ HDMI من خلال النقر فوق خطوة إنشاء IP في لوحة معلومات التجميع الخاصة ببرنامج Quartus Prime Pro Edition كما هو موضح في الشكل التالي.

بمجرد اكتمال عملية إنشاء IP بنجاح، تتحول خطوة إنشاء IP إلى اللون الأخضر مع وجود علامة اختيار بجوارها كما هو موضح في الشكل التالي.

معلومات ذات صلة

• دليل مستخدم GTS HDMI Intel FPGA IP
• دليل مستخدم GTS SDI II Intel FPGA IP
• دليل مستخدم GTS DisplayPort PHY Altera FPGA IP
• دليل مستخدم GTS JESD204C Intel FPGA IP
• GTS JESD204C Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم GTS JESD204B Intel FPGA IP
• GTS JESD204B Intel FPGA IP Design Example دليل المستخدم
• دليل مستخدم GTS Serial Lite IV Intel FPGA IP
• GTS Serial Lite IV Intel FPGA IP Design Example دليل المستخدم

استخدام محرر التعيينات البسيط المزدوج
يمكنك استخدام أداة محرر مهام DS لترتيب وتصور تنفيذ DS وفقًا لترتيبات البنك والقناة. يغطي هذا القسم خطوات استخدام أداة محرر مهام DS خصيصًا لتنفيذ DS الموضح في دليل المستخدم هذا.

ملحوظة:
راجع تدفق إنشاء IP البسيط المزدوج HSSI في دليل مستخدم Quartus Prime Pro Edition: تجميع التصميم للحصول على تفاصيل إضافية.

لاستخدام محرر تعيينات DS لتعيين مجموعات DS وحفظ تعيينات البسيط المزدوج، اتبع الخطوات التالية:

1. انقر على "التعيينات" > "محرر تعيينات ثنائي السيمبلكس (DS)" في برنامج Quartus Prime Pro Edition. يفتح محرر تعيينات DS، ويسرد جميع عناوين IP ثنائية السيمبلكس المدعومة في تصميمك ضمن قائمة عناوين IP، بالإضافة إلى أي تعيينات DS موجودة ضمن مجموعات DS. في هذا المثال،ampفي هذه الحالة، تعرض قائمة Windows عناوين IP الخاصة بـ HDMI TX وHDMI RX المولدة كما هو موضح في الشكل التالي.
   ملحوظة: يعرض محرر تعيينات DS فقط عناوين IP البسيطة المدعومة من DS.
2. في نافذة محرر تعيينات DS، انقر بزر الماوس الأيمن على مثيل hdmi_rx ضمن قائمة عناوين IP، ثم انقر على "إنشاء مثيل في" > "مجموعة DS جديدة" كما هو موضح في الشكل التالي. سيؤدي هذا إلى إنشاء مجموعة DS جديدة باسم DS_GROUP_0 وإضافة مثيل hdmi_rx إلى لوحة مجموعات DS.
3. بعد ذلك، انقر بزر الماوس الأيمن على مثيل hdmi_tx ضمن قائمة عناوين IP، ثم انقر على "إنشاء مثيل في" > DS_GROUP_0 كما هو موضح في الشكل التالي. سيؤدي هذا إلى إضافة مثيل hdmi_tx إلى لوحة مجموعات DS التي تم إنشاؤها في الخطوة السابقة.
4. يعرض المُصوِّر في الجزء الأيمن من نافذة مُحرِّر مهام DS ترتيب DS_GROUP_0 كما هو موضح في الشكل التالي. يعرض الجزء السفلي الأيسر مجموعات DS ويُظهر أن hdmi_rx مُثبَّت كـ
   يتم إنشاء مثيلات hdmi_rx_inst0 وhdmi_tx كـ hdmi_tx_inst0. إذا لزم الأمر، يمكنك إعادة تسمية مثيلات DS_GROUP_0 وhdmi_rx_inst0 وhdmi_tx_inst0 بالنقر المزدوج على خلايا الاسم الموضحة في الشكل التالي. بالإضافة إلى ذلك، يمكنك تغيير موقع المثيل بتحديث إعداد الإزاحة النسبية بوحدات القنوات. كما يمكنك اختياريًا تفعيل وضع الارتداد إلى وضع ارتداد متاح للتصحيح.
5. إذا كان تصميمك يتطلب ساعة إدخال مشتركة بين وضعي الاستقبال والإرسال، يمكنك تفعيل ميزة "الساعة المشتركة" بتحديد كل عنوان IP مُثبّت في لوحة DS_GROUP_0 والنقر على مربع الاختيار "الساعة المشتركة" كما هو موضح في الشكل التالي. بعد ذلك، يمكنك اختيار منفذ الساعة من القائمة المنسدلة "منفذ IP" وإضافة اسم منفذ جديد في مربع "المنفذ المدمج".
   ملحوظة: تتوفر منافذ ساعة محددة فقط للدمج، ويعتمد ذلك على عنوان IP الخاص بالبروتوكول. يجب عليك التحقق والتأكد من إمكانية دمج منافذ الساعة قبل متابعة هذه الخطوة.
6. لحفظ واجبات DS، انقر فوق حفظ الواجبات، ثم انقر فوق موافق في النافذة المنبثقة.
   

عند حفظ مهام DS، تتم إضافتها تلقائيًا إلى ملف المشروع .qsf file كما هو موضح في الشكل التالي.

إنشاء IP البسيط المزدوج
يصف هذا القسم الخطوات اللازمة لإنشاء المجموعة البسيطة المزدوجة التي تم إنشاؤها مسبقًا (DS_GROUP_0) في محرر تعيينات DS.

لتوليد عنوان IP البسيط المزدوج والتحقق من التقارير، اتبع الخطوات التالية:

1. انقر على "توليد IP ثنائي السيمبلكس HSSI" في لوحة معلومات التجميع لبرنامج Quartus Prime Pro Edition، كما هو موضح في الشكل التالي. يُشغّل البرنامج أولًا خطوة توليد IP، ثم خطوة توليد IP ثنائي السيمبلكس HSSI.
2. انقر على أيقونة "فتح تقرير التجميع" بجوار خطوة إنشاء IP ثنائي البسيط HSSI للوصول إلى تقارير IP DS لبرنامج Quartus Prime Pro Edition، كما هو موضح في الشكل التالي. يُشار إلى نجاح إنشاء IP DS بعلامة صح.
3. Review يقدم تقرير تعيين المستخدم (تقرير محرر تعيينات DS) وتقرير IP البسيط المزدوج التقارير التي يولدها برنامج Quartus Prime Pro Edition كما هو موضح في الأشكال التالية.

ربط IP البسيط المزدوج

• يصف هذا القسم الخطوات اللازمة لتوصيل عنوان IP البسيط المزدوج الذي تم إنشاؤه مسبقًا بتصميمك.
• يتطلب التصميم أن يعمل GTS Reset Sequencer Intel FPGA IP وGTS System PLL Clocks Intel FPGA IP بشكل صحيح، وبالتالي يجب إنشاء كلا IPs وتوصيلهما بـ DS IP.

لتوصيل IP البسيط المزدوج، اتبع الخطوات التالية:

1. يعرض برنامج Quartus Prime Pro Edition عنوان IP الخاص بـ DS وعناوين IP البسيطة في جزء Project Navigator كما هو موضح في الشكل التالي.ل view الوحدة ذات المستوى الأعلى لـ DS IP، قم بتوسيع DS_GROUP_0.qip file وانقر على DS_GROUP_0.sv SystemVerilog file كما هو موضح في الشكل التالي. يقوم برنامج Quartus Prime Pro Edition بإنشاء واجهة منفذ IP DS في DS_GROUP_0.sv SystemVerilog file. تم إنشاء ملف DS_GROUP_0.sv file يحتفظ بجميع المنافذ كعناوين IP بسيطة ويدمج أيضًا المنافذ المرتبطة بجهاز تسلسل إعادة الضبط ونظام PLL (إذا تم استخدامه) كما هو موضح في الأشكال التالية.
2. بعد ذلك، قم بإنشاء نموذج DS IP في التصميم ذي المستوى الأعلى لديك file وإجراء التوصيلات اللازمة حسب احتياجات التصميم الخاصة بك كما هو موضح في الشكل التالي.

التحقق من تنفيذ IP البسيط المزدوج
يصف هذا القسم الخطوات اللازمة لتجميع وتأكيد IP البسيط المزدوج المتصل مسبقًا في التصميم الخاص بك.

لتجميع والتحقق من IP البسيط المزدوج، اتبع الخطوات التالية:

1. قم بتجميع التصميم بتنفيذ خطوة التحليل والتوليف في لوحة معلومات التجميع لبرنامج Quartus Prime Pro Edition. يوضح الشكل التالي لوحة المعلومات بعد تجميع التحليل والتوليف بنجاح.
2. يمكنك التحقق من عنوان IP الخاص بـ DS في المحاكاة بعد إتمام التحليل والتوليف بنجاح. يوضح الشكل التالي مثالاًampنموذج محاكاة تمرير DS IP باستخدام منصة اختبار HDMI.
   ملحوظة: يمكنك محاكاة DS IP بعد التحليل والتوضيحtagه يكمل.
3. قم بتركيب دبوس للتصميم. في برنامج Quartus Prime Pro Edition، انقر على "التعيينات" > "مخطط الدبابيس" لفتح أداة مخطط الدبابيس. اضبط دبابيس الاستقبال والإرسال على نفس البنك لدمج دبابيس الإرسال والاستقبال البسيطة في نفس القناة المادية (على سبيل المثال،amp(البنك 4ج) كما هو موضح في الشكل التالي.
4. قم بتشغيل التجميع الكامل لتنفيذ تصميم DS كما هو موضح في الشكل التالي.
5. بمجرد اكتمال عملية التجميع بنجاح، يمكنك التحقق من وضع دبوس التصميم من خلال النقر فوق الخطوة Fitter > Plan > Open Compilation Report في لوحة معلومات التجميع الخاصة ببرنامج Quartus Prime Pro Edition كما هو موضح في الشكل التالي.

يمكنك بعد ذلك التأكد من أن برنامج Quartus Prime Pro Edition وضع دبابيس الإرسال البسيط والاستقبال البسيط وفقًا لإعدادات Pin Planner وتم دمج الدبابيس بنجاح عن طريق التحقق من التقارير كما هو موضح في الأشكال التالية.

سجل مراجعة المستند لدليل مستخدم واجهات الإرسال والاستقبال المزدوجة GTS

نسخة الوثيقة	إصدار Quartus Prime	التغييرات
2025.01.24	24.3.1	تم إجراء التغييرات التالية: تمت إضافة روابط إلى أدلة المستخدم Serial Lite IV وJESD204B في فصل المقدمة. تم تحديث جدول مجموعات بروتوكولات IP المدعومة لوضع الإرسال البسيط المزدوج فيview الفصل مع معلومات دعم JESD204C. تم تحديث قسم فهم وتخطيط واجهات Simplex المزدوجة بمعلومات حول إعداد FEC في وضع DS. تم تحديث الملاحظة الموجودة في قسم إنشاء Simplex IP باستخدام متطلبات إعدادات GTS JESD204B Intel FPGA IP وGTS Serial Lite IV Intel FPGA IP لوضع simplex. تم تحديث قسم "استخدام محرر تعيين الإرسال البسيط المزدوج" بخطوة إضافية لاستخدام ساعة مشتركة بين وضعي الإرسال البسيط RX والإرسال البسيط TX. تم تحديث الشكل DS_GROUP_0.sv لإعادة تعيين جهاز التسلسل وواجهة منافذ PLL للنظام في قسم توصيل IP البسيط المزدوج.
2024.10.07	24.3	تم إجراء التغييرات التالية: تمت إضافة روابط إلى أدلة مستخدم JESD204C في فصل المقدمة. تم تحديث جدول مجموعات بروتوكولات IP المدعومة لوضع الإرسال البسيط المزدوج فيview الفصل مع معلومات دعم JESD204C. تم تحديث الملاحظة الموجودة في قسم إنشاء عنوان IP البسيط باستخدام متطلبات إعدادات IP لـ GTS JESD204C Intel FPGA لوضع Simplex.
2024.08.19	24.2	الإصدار الأولي.

التعليمات

س: هل يمكنني استخدام أوضاع TX/RX المخصصة مع GTS PMA/FEC Direct PHY Intel FPGA IP في وضع DS؟
أ: يتم دعم وضع DS فقط لبروتوكولات simplex المحددة وليس لأوضاع TX/RX المخصصة مع GTS PMA/FEC Direct PHY Intel FPGA IP، باستثناء عندما يتم تعيين معلمة قواعد تكوين PMA على SDI أو HDMI.

المستندات / الموارد

جهاز الإرسال والاستقبال Intel E-Series 5 GTS [بي دي اف] دليل المستخدم سلسلة E، سلسلة D، سلسلة E 5 جهاز إرسال واستقبال GTS، سلسلة E، 5 جهاز إرسال واستقبال GTS، جهاز إرسال واستقبال GTS، جهاز إرسال واستقبال

مراجع

• دليل المستخدم