DSP Builder لـ Intel FPGAs
معلومات المنتج
يُسمى المنتج DSP Builder لـ Intel FPGAs. إنها أداة برمجية تتيح للمستخدمين تصميم وتنفيذ خوارزميات معالجة الإشارات الرقمية (DSP) على Intel FPGAs. توفر الأداة واجهة رسومية تتكامل مع أداة MathWorks MATLAB وSimulink، مما يسمح للمستخدمين بتصميم أنظمة DSP باستخدام نهج الرسم التخطيطي. للأداة إصدارات مختلفة، آخر إصدار هو 22.4. لقد مر المنتج بالعديد من المراجعات، حيث تقدم كل مراجعة ميزات جديدة وإصلاحات للأخطاء وتحسينات. يوفر جدول محفوظات المراجعة ملخصًا للتغييرات التي تم إجراؤها في كل إصدار. يحتوي المنتج على إصدارين من مجموعات الكتل: مجموعة الكتل القياسية ومجموعة الكتل المتقدمة. تتوفر مجموعة الكتل القياسية لإصدار Intel Quartus Prime Standard Edition، بينما تتوفر مجموعة الكتل المتقدمة لكل من Intel Quartus Prime Pro Edition وIntel Quartus Prime Standard Edition. يحتوي المنتج على متطلبات النظام التي يجب تلبيتها للتثبيت والاستخدام المناسبين. يتطلب إصدارًا واحدًا على الأقل من أداة MathWorks MATLAB وSimulink، مع دعم لإصدارات 64 بت من MATLAB. يجب أن يتطابق إصدار برنامج Intel Quartus Prime مع إصدار DSP Builder لـ Intel FPGAs المستخدم. تستخدم مجموعة الكتل المتقدمة أنواع نقاط Simulink الثابتة لجميع العمليات وتتطلب إصدارات مرخصة من Simulink Fixed Point. توصي Intel أيضًا باستخدام DSP System Toolbox وCommunication System Toolbox للحصول على وظائف إضافية.
تعليمات استخدام المنتج
- تأكد من أن لديك إصدارًا متوافقًا من أداة MathWorks MATLAB وSimulink المثبتة على محطة العمل الخاصة بك. تدعم الأداة فقط إصدارات 64 بت من MATLAB.
- تأكد من تثبيت الإصدار المناسب من برنامج Intel Quartus Prime. يجب أن يتطابق الإصدار مع إصدار DSP Builder لـ Intel FPGAs الذي تستخدمه.
- قم بتشغيل DSP Builder لـ Intel FPGAs وافتح الواجهة الرسومية.
- قم بتصميم نظام DSP الخاص بك باستخدام نهج المخطط التفصيلي الذي توفره الأداة. استخدم الكتل والميزات المتاحة لبناء الخوارزمية التي تريدها.
- خذ المبادرةtage من أنواع النقاط الثابتة Simulink لجميع العمليات في التصميم الخاص بك. تأكد من حصولك على التراخيص اللازمة لـ Simulink Fixed Point.
- إذا كنت تحتاج إلى وظائف إضافية، ففكر في استخدام DSP System Toolbox وCommunication System Toolbox، اللذين توصي بهما شركة Intel.
- بمجرد اكتمال التصميم الخاص بك ، يمكنك إنشاء ما يلزم fileلبرمجة Intel FPGA.
باتباع تعليمات الاستخدام هذه، ستتمكن من تصميم خوارزميات DSP وتنفيذها بشكل فعال على Intel FPGAs باستخدام DSP Builder for Intel FPGAs.
ملاحظات إصدار DSP Builder for Intel® FPGAs
معلومات ذات صلة
- قاعدة المعرفة
- تثبيت البرامج وترخيصها
أخطاء مطبعية
الأخطاء هي عيوب أو أخطاء وظيفية قد تتسبب في انحراف المنتج عن المواصفات المنشورة. تتضمن مشكلات التوثيق الأخطاء أو الأوصاف غير الواضحة أو الإغفالات في المواصفات المنشورة الحالية أو مستندات المنتج.
للحصول على معلومات كاملة عن الأخطاء والإصدارات المتأثرة بالأخطاء، راجع صفحة قاعدة المعرفة الخاصة بـ Intel® webموقع.
معلومات ذات صلة
قاعدة المعرفة
DSP Builder لتاريخ مراجعة مجموعة الكتل المتقدمة لـ Intel FPGAs
| إصدار | تاريخ | وصف |
| 22.4 | 2022.12.12 | تمت إضافة المصفوفة لمضاعفة تصميم المحرك على سبيل المثالampليه. |
| 22.3 | 2022.09.30 | • تحسين الأداء:
— يستخدم DSP Builder الآن كتلة FP DSP لـ FP16 وBfloat16، بشكل مستدير بشكل صحيح، يضيف, فرعي or AddSub على أجهزة إنتل Agilex - توفير الوصول إلى بنيات DSP الثقيلة والخفيفة للسجل الأسي والطبيعي في مجموعة كتل DSP Builder. - تحسين استخدام منطق FP FFT لتنسيقين FP منخفضي الدقة: FP16 وFP19. • تحسين التكامل بين تصميمات DSP Builder وIP الأخرى في مصمم النظام الأساسي. - لا يقوم DSP Builder بالفتح ولكنه يحتفظ معًا بمتجهات الإشارات المعقدة (اختياريًا) ككيان قناة واحد. - يمكنك أيضًا تعيين دور مخصص للقناة. يقوم DSP Builder تلقائيًا بتعيين قنوات متعددة بأسماء فريدة من خلال إضافة بادئة للواجهة باسم طراز DSP Builder. • تحسين التكوين الافتراضي لل تحويل فورييه السريع كتل لتقليل الأخطاء عند تغيير معلمات FFT. • توفير خيار لإعادة ضبط الحالة الداخلية لل منطقة التنوب كتلة أثناء إعادة تعيين الدافئة. • تمت إضافة مكتبة تحتوي على كتل Simulink التي تدعمها تصميمات DSP Builder. |
| 22.2 | 2022.03.30 | انخفاض عدد التكرار الداخلي في كورديك كتلة لتقليل استخدام الموارد وزيادة الدقة. |
| تابع… | ||
| إصدار | تاريخ | وصف |
| 22.1 | 2022.06.30 | • أضيفت الكمون التقارير إلى منفذ الإدخال والإخراج العام (GPIO) كتلة (على غرار تقارير زمن الوصول على قناة IO
كتل). • تمت إضافة الهجين من الخلف إلى الخلف VFFT كتلة، والتي تدعم التدفق المستمر للبيانات عندما يتغير حجم FFT دون الحاجة إلى تدفق خط أنابيب FFT. • تمت إضافة دعم لـ Intel Cyclone 10 LP وIntel MAX 10 وCyclone IV E+GX في DSP Builder Advanced Pro. يجب عليك تجميع RTL الذي تم إنشاؤه باستخدام إصدار Intel Quartus Std. • تمديد آلية التحكم في الوصول للقراءة ل ShareMems حاجز • تحسين تعبئة كتلة DSP عن طريق التحويل يضيف, فرعي، و مسك الغزال إلى ديناميكية AddSub حاجز |
| 21.4 | 2021.12.30 | تمت الإضافة AXI4StreamReceiver و AXI4StreamTransmitter الى جاري مكتبة |
| 21.3 | 2021.09.30 | • أضيفت مكتبة DFT مع تحويل فوري, ReorderBlock، و إعادة الطلب وإعادة القياس كتل
• تمت إضافة الدعم لأجهزة Cyclone V • تمت إضافة ضوابط الوصول للقراءة الاستشارية (RA) إلى كتل الذاكرة DSP Builder • أضيفت كتل FFT مبسطة من الخلف إلى الخلف • تمت إضافة إمكانية تثبيت DSP Builder المستقل دون الحاجة إلى تثبيت Intel Quartus Prime المتوافق مع الإصدار |
| 21.1 | 2021.06.30 | • مضاف آلة الحالة المحدودة كتلة وتصميم السابقينampليه.
• تمت إضافة الدعم لإصدار MATLAB: R2020b |
| 20.1 | 2020.04.13 | تمت إزالة محدد الجهاز في معلمات الجهاز لوحة. |
| 2019.09.01 | دعم إضافي لأجهزة Intel Agilex®. | |
| 19.1 | 2019.04.01 | • تمت إضافة دعم لنوعين جديدين من الفاصلة العائمة float16_m7 (bfloat) وfloat19_m10.
• أضيفت ميزة الكمون التابعة. • تمت إضافة تقارير مستوى تعبئة المخزن المؤقت FIFO. |
| 18.1 | 2018.09.17 | • تمت إضافة استيراد HDL.
• تمت إضافة نماذج برامج C++. |
| 18.0 | 2018.05.08 | • تمت إضافة دعم لتقليل إعادة الضبط التلقائي لتصميمات DSP Builder. يحدد تصغير إعادة التعيين الحد الأدنى من مجموعة السجلات في التصميم الذي يتطلب إعادة التعيين، مع الاحتفاظ بوظيفة التصميم الصحيحة. قد يؤدي تقليل عدد السجلات التي يقوم DSP Builder بإعادة ضبطها إلى تحسين جودة النتائج، أي تقليل المساحة وزيادة Fmax.
• تمت إضافة الدعم لحقول البت إلى ShareMem حاجز. توفر هذه الحقول وظائف مماثلة لدعم حقل البت الموجود في ملف ريجفيلد و تسجيل الخروج كتل. • تمت إضافة دعم تجريبي لاستيراد HDL، والذي يتضمن تصميمات VHDL أو Verilog HDL القابلة للتوليف في تصميم DSP Builder. يمكنك بعد ذلك محاكاة التصميم المستورد باستخدام مكونات DSP Builder Simulink. يتضمن استيراد HDL الحد الأدنى من واجهة المستخدم، ولكنه يتطلب بعض الإعداد اليدوي. لاستخدام هذه الميزة، تحتاج إلى ترخيص لأداة MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • أضيفت فائقة الصورةampلو NCO design exampليه.
• تمت إضافة دعم لأجهزة Intel Cyclone® 10 وIntel Stratix® 10. • إزالة مثيلات الإشارات حاجز. • تم تشغيل خيار WYSIWYG المحذوف معلومات التوليف حاجز. |
| 17.0 | 2017.05.05 | • تم تغيير علامتها التجارية لتصبح Intel
• إهمال الإشارات حاجز • تمت إضافة تصميم غاوسي ومولد الأرقام العشوائية على سبيل المثالampليه • أضيفت السوبر متغيرة الحجمampأدى تصميم FFT السابقينample • مضاف HybridVFFT حاجز • مضاف GeneralVTwiddle و GeneralMultVTwiddle كتل |
| 16.1 | 2016.11.10 | • تمت إضافة هوائي DUC وDDC ثنائي القنوات ذو 4 قنوات لتصميم مرجعي لتقنية LTE
• تمت إضافة كتلة BFU_simple • إنشاء الإصدارات القياسية والمحترفة. يدعم Pro أجهزة Arria 10؛ يدعم المعيار جميع العائلات الأخرى. • إهمال الإشارات حاجز • تمت إضافة وظيفة لضبط إعدادات واجهة Avalon-MM في قائمة DSP Builder |
| تابع… | ||
| إصدار | تاريخ | وصف |
| 16.0 | 2016.05.02 | • إعادة تنظيم المكتبات
• تحسين نتائج الطي على MAX 10 أجهزة • تمت إضافة تصميم جديد على سبيل المثالampليه: - مولد الأرقام العشوائية الغوسية — DUC_4C4T4R وDDC_4C4T4R LTE للتحويل الرقمي لأعلى ولأسفل • تمت إضافة استراتيجية تقليم FFT جديدة: prune_to_widths() |
| 15.1 | 2015.11.11 | • إهمال تشغيل كوارتوس الثاني و تشغيل Modelsim كتل
• أضيفت معبر الدعم على مدار الساعة • أضيفت مرشحات منطقة معلومات الطيران القابلة لإعادة التشكيل • تحسين واجهات الحافلات: - تحسين فحص الأخطاء والإبلاغ عنها - تحسين دقة المحاكاة - تحسين تنفيذ المنطق التابع للحافلة - تحسين معبر الساعة • تم تغيير بعض واجهات Avalon-MM • أضيفت كتل جديدة: — التقاط القيم — مروحة خارجية — يوقف — Vectorfanout • تمت إضافة IIR: النقطة الثابتة ذات المعدل الكامل وIIR: عروض النقطة العائمة ذات المعدل الكامل • تمت إضافة التصميم المرجعي للإرسال والاستقبال للمودم |
| 15.0 | مايو 2015 | • أضيفت الدعم لإخراج SystemVerilog
• تمت إضافة مكتبة الذكريات الخارجية • مضاف الذاكرة الخارجية حاجز • أضيفت جديدة السماح بالكتابة على كلا المنفذين المعلمة ل DualMem حاجز • تم تغيير المعلمات إعدادات AvalonMMSlave حاجز |
| 14.1 | 2014 ديسمبر | • تمت إضافة دعم لكتل Arria 10 ذات النقطة العائمة الصلبة
• تمت إضافة BusStimulus وBusStimulusFileكتل القارئ لتصميم السجلات المعينة للذاكرة على سبيل المثالampليه. • تمت إضافة كتلة AvalonMMSlaveSettings و DSP Builder > واجهات Avalon > عبد Avalon-MM خيار القائمة • تمت إزالة معلمات الناقل من كتل التحكم والإشارة • إزالة التصميم التالي على سبيل المثالampليه: - محول مساحة اللون (قابل للطي لمشاركة الموارد) — استيفاء مرشح FIR مع تحديث المعاملات — مرشح FIR البدائي (قابل للطي لمشاركة الموارد) — مفردة Stagمرشح IIR (قابل للطي لمشاركة الموارد) - ثلاث سtagمرشح IIR (قابل للطي لمشاركة الموارد) • تمت إضافة دعم النظام في الحلقة • أضيفت كتل جديدة: - مصنف النقطة العائمة - تتراكم النقطة العائمة - أضيفت وظيفة الوتر إلى كتلة الرياضيات • تمت إضافة التصميم السابقampليه: - محول مساحة اللون — منطقة معلومات الطيران المعقدة - CORDIC من الكتل البدائية - تخفيض عامل القمة - منطقة معلومات الطيران القابلة للطي — مرشح التصفية لمعدل الأعداد الصحيحة المتغير — فرز المتجهات – متسلسل ومتكرر |
| تابع… | ||
| إصدار | تاريخ | وصف |
| • التصاميم المرجعية المضافة:
- تخفيض عامل القمة - RF مباشر مع منصة اختبار قابلة للتركيب — مرشح التدمير الديناميكي - مرشح الهلاك القابل لإعادة التشكيل — مرشح التصفية لمعدل الأعداد الصحيحة المتغير • تمت إزالة مجلد مشاركة الموارد • تحديث مجلد ALU |
||
| 14.0 | يونيو 2014 | • تمت إضافة دعم لـ MAX 10 FPGAs.
• تمت إزالة الدعم لأجهزة Cyclone III وStratix III • تحسين DSP Builder قم بتشغيل ModelSim الخيار، والذي يسمح لك الآن بتشغيل ModelSim لتصميم المستوى الأعلى أو الوحدات الفرعية الفردية • تم تغيير إنشاء HDL إلى دليل مستوى الجهاز (ضمن دليل RTL الهدف المحدد) بدلاً من التسلسل الهرمي للأدلة • أضيفت إشارة القراءة على واجهة الناقل • تمت إضافة منفذ واضح على FIFO • تم إهمال 13 قطعة FFT • تمت إضافة تصميم جديد على سبيل المثالampليه: - واجهة Avalon-ST (مخزن الإدخال والإخراج FIFO المؤقت) مع الضغط الخلفي - واجهة Avalon-ST (مخرج FIFO Buffer) مع الضغط الخلفي - وظائف الرياضيات ذات النقطة الثابتة - الجذر التربيعي الكسري باستخدام CORDIC - التطبيع - التحويل السريع الموازي — تحويل النقطة العائمة المتوازية - الجذر التربيعي باستخدام CORDIC - FFT/iFFT قابل للتحويل — تحويل فورييه السريع ذو النقطة الثابتة ذات الحجم المتغير - تحويل فورييه سريع (FFT) ذو نقطة ثابتة متغيرة الحجم بدون كتلة BitReverseCoreC - iFFT ذات نقطة ثابتة متغيرة الحجم - iFFT ذو نقطة ثابتة متغيرة الحجم بدون كتلة BitReverseCoreC — FFT ذات النقطة العائمة ذات الحجم المتغير - FFT ذات النقطة العائمة ذات الحجم المتغير بدون كتلة BitReverseCoreC - النقطة العائمة ذات الحجم المتغير iFFT - iFFT ذات النقطة العائمة ذات الحجم المتغير بدون كتلة BitReverseCoreC • أضيفت كتل جديدة: - تأخير الراسية - تمكين خط التأخير - تمكين تأخير ردود الفعل - FFT2P، FFT4P، FFT8P، FFT16P، FFT32P، وFFT64P - FFT2X، FFT4X، FFT8X، FFT16X، FFT32X، وFFT64X - FFT2، FFT4، VFFT2، وVFFT4 - التدوير المتعدد العام والتدوير العام (جنرال مولتي تودل، جنرال تيدل) - التحويل السريع الهجين (Hybrid_FFT) — تحويل فورييه السريع عبر خطوط الأنابيب المتوازية (PFFT_Pipe) - مستعد |
| 13.1 | نوفمبر 2013 | • تمت إزالة الدعم للأجهزة التالية:
— أريا جي إكس - الإعصار الثاني — HardCopy II، وHardCopy III، وHardCopy IV - ستراتيكس، وستراتيكس II، وستراتيكس جي إكس، وستراتيكس II جي إكس • تحسين تدفق الطي ALU • تمت إضافة وظائف جديدة إلى كتلة الرياضيات. |
| تابع… | ||
| إصدار | تاريخ | وصف |
| • تمت إضافة خيار كتلة Simulink fi إلى كتل Const وDualMem وLUT
• تمت إضافة تصميم جديد على سبيل المثالampليه: - تحويل سريع فوري (FFT) بدقة متغيرة في الوقت الفعلي — استيفاء مرشح FIR مع تحديث المعاملات - جهاز تشكيل الشعاع ذو التأخير الزمني • أضيفت كتل جديدة: - تأخير الراسية - متعدد الحدود — تويدل أنجل — TwiddleROM وTwiddleROMF - متغير بيتريفيرس — ففت |
||
| 13.0 | مايو 2013 | • تحديث كتلة الجهاز مع قائمة محدد الجهاز الجديدة.
• تمت إضافة كتل ModelPrim جديدة: - كونست مولت - يقسم - الحد الأدنى - الحد الأقصى - نفي - المنتج العددي • أضيفت تسع كتل FFT جديدة • تمت إضافة عشرة مظاهرات FFT جديدة |
| 12.1 | نوفمبر 2012 | • تمت إضافة ميزة الطي ALU
• تمت إضافة خيارات الفاصلة العائمة ذات الدقة المحسنة • تمت إضافة كتل ModelPrim الجديدة التالية: - أضفسوب — AddSubFused — كمبكترل - الرياضيات - الحد الأقصى والحد الأدنى — مين ماكس السيطرة - دائري - علم حساب المثلثات • تمت إضافة كتل FFT الجديدة التالية: - كشف الحافة (EdgeDetect) - مقسم النبض (مقسم النبض) - مضاعف النبض (مضاعف النبض) — تحويل فوري سريع عكسي للبت مع مخرجات طبيعية (FFT_BR_Natural) • تمت إضافة تصميم FIR الجديد التالي على سبيل المثالampليه: — سوبر سampلو القضاء على مرشح التنوب — سوبر سampمرشح التنوب الجزئي • تمت إضافة الموقع والسرعة والتحكم الحالي لمحركات التيار المتردد (مع ALU القابلة للطي) على سبيل المثالample |
معلومات ذات صلة
دليل DSP Builder المتقدم لمجموعة الكتل
متطلبات النظام
- يتكامل DSP Builder for Intel FPGAs مع أدوات MathWorks MATLAB و Simulink ومع برنامج Intel Quartus® Prime.
- تأكد من توفر إصدار واحد على الأقل من أداة MathWorks MATLAB و Simulink على محطة العمل الخاصة بك قبل تثبيت DSP Builder for Intel FPGAs. يجب عليك استخدام نفس الإصدار من برنامج Intel Quartus Prime و DSP Builder لـ Intel FPGAs. يدعم DSP Builder for Intel FPGAs فقط إصدارات 64 بت من MATLAB.
- بدءًا من الإصدار 18.0 ، يتوفر DSP Builder لمجموعة كتل Intel FPGAs المتقدمة لإصدار Intel Quartus Prime Pro و Intel Quartus Prime Standard Edition. DSP Builder for Intel FPGAs Standard blockset متاح فقط لـ Intel Quartus Prime Standard Edition.
الجدول 2. DSP Builder لتبعيات Intel FPGAs MATLAB
| إصدار | إصدارات MATLAB المدعومة | ||
| بلوكست قياسي DSP Builder | بلوكست المتقدم DSP Builder | ||
| الإصدار القياسي Intel Quartus Prime | إصدار Intel Quartus Prime Pro | ||
| 22.4 | غير متاح | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | غير متاح | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | غير متاح | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | غير متاح | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | غير متاح | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | غير متاح | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | غير متاح | R2019a R2018b R2018a R2017b | |
| تابع… | |||
| إصدار | إصدارات MATLAB المدعومة | ||
| بلوكست قياسي DSP Builder | بلوكست المتقدم DSP Builder | ||
| الإصدار القياسي Intel Quartus Prime | إصدار Intel Quartus Prime Pro | ||
| R2017a R2016b | |||
| 19.1 | غير مدعوم | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
ملحوظة:
يستخدم DSP Builder for Intel FPGAs blockset المتقدم أنواع Simulink الثابتة لجميع العمليات ويتطلب إصدارات مرخصة من Simulink Fixed Point. توصي إنتل أيضًا باستخدام DSP System Toolbox و Communications System Toolbox ، والتي تم تصميم بعضها على سبيل المثالampاستخدام ليه.
معلومات ذات صلة
تثبيت برامج إنتل وترخيصها.
ملاحظات إصدار DSP Builder for Intel® FPGAs 9
المستندات / الموارد
 |
Intel DSP Builder لأجهزة Intel FPGA [بي دي اف] دليل المستخدم DSP Builder for Intel FPGAs ، Builder for Intel FPGAs ، Intel FPGAs ، FPGAs |