ملاحظات إصدار 25G Ethernet Intel® FPGA IP
دليل المستخدم
ملاحظات الإصدار 25G Ethernet Intel FPGA IP (أجهزة Intel Agilex)
تتوافق إصدارات Intel® FPGA IP مع إصدارات برنامج Intel Quartus® Prime Design Suite حتى الإصدار 19.1. بدءًا من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite ، يحتوي Intel FPGA IP على نظام إصدار جديد.
يمكن أن يتغير رقم إصدار Intel FPGA IP (XYZ) مع كل إصدار لبرنامج Intel Quartus Prime. تغيير في:
- يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime ، فيجب عليك إعادة إنشاء عنوان IP.
- يشير Y إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
- يشير Z إلى أن IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.
1.1. 25G إيثرنت إنتل FPGA IP v1.0.0
الجدول 1. v1.0.0 2022.09.26
| إصدار Intel Quartus Prime | وصف | تأثير |
| 22.3 | تمت إضافة دعم لعائلة أجهزة Intel Agilex™ F-tile. • يتم دعم معدل سرعة 25G فقط. • 1588 بروتوكول الوقت الدقيق غير مدعوم. |
— |
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
ايزو
9001:2015
مسجل
ملاحظات الإصدار 25G Ethernet Intel FPGA IP (أجهزة Intel Stratix 10)
إذا لم تكن مذكرة الإصدار متاحة لإصدار IP معين ، فلن يكون لعنوان IP أي تغييرات في هذا الإصدار. للحصول على معلومات حول إصدارات تحديث IP حتى الإصدار 18.1 ، راجع ملاحظات إصدار تحديث Intel Quartus Prime Design Suite.
تتوافق إصدارات Intel FPGA IP مع إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. بدءًا من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite، Intel
يحتوي FPGA IP على نظام إصدار جديد.
يمكن أن يتغير رقم إصدار Intel FPGA IP (XYZ) مع كل إصدار لبرنامج Intel Quartus Prime. تغيير في:
- يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime ، فيجب عليك إعادة إنشاء عنوان IP.
- يشير Y إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
- يشير Z إلى أن IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.
معلومات ذات صلة
- ملاحظات إصدار تحديث Intel Quartus Prime Design Suite
- أرشيف دليل مستخدم Intel Stratix®25 FPGA IP لشبكة إيثرنت 10 جيجا
- 25G إيثرنت Intel Stratix® 10 FPGA IP Design Example أرشيف دليل المستخدم
- أخطاء في 25G Ethernet Intel FPGA IP في قاعدة المعرفة
2.1. 25G إيثرنت إنتل FPGA IP v19.4.1
الجدول 2. v19.4.1 2020.12.14
| إصدار Intel Quartus Prime | وصف | تأثير |
| 20.4 | تحديث التحقق من الطول على إطارات VLAN: • في الإصدارات السابقة من 25G Ethernet Intel FPGA IP، تم التأكيد على وجود خطأ كبير في الإطار عند استيفاء الشروط التالية: 1. شبكة محلية ظاهرية (VLAN) أ. تم تمكين اكتشاف VLAN. ب. يقوم IP بإرسال / استقبال إطارات بطول يصل إلى أقصى طول لإطار TX / RX بالإضافة إلى 1 إلى 4 ثماني بتات. 2. شبكة SVLAN أ. تم تمكين اكتشاف SVLAN. ب. يقوم IP بإرسال / استقبال إطارات بطول يصل إلى أقصى طول لإطار TX / RX بالإضافة إلى 1 إلى 8 ثماني بتات. • في هذا الإصدار، يتم تحديث IP لتصحيح هذا السلوك. |
— |
| تم تحديث وصول واجهة Avalon® المعينة للذاكرة إلى واجهة Status_* لمنع انتهاء مهلة Avalon المعينة للذاكرة أثناء عمليات القراءة لعناوين غير موجودة: • في الإصدارات السابقة من 25G Ethernet Intel FPGA IP، تقوم واجهة Avalon المعينة للذاكرة بالقراءة إلى عناوين غير موجودة على واجهة Status_* وستؤكد على Status_waitrequest حتى تنتهي مهلة طلب Avalon Memorymapped الرئيسي. تم الآن إصلاح المشكلة لعدم الاحتفاظ بطلب الانتظار عند الوصول إلى عنوان غير موجود. |
— | |
| تدعم الآن المتغيرات الممكّنة لـ RS-FEC معدل نقل بنسبة 100%. | — |
2.2. 25G إيثرنت إنتل FPGA IP v19.4.0
الجدول 3. v19.4.0 2019.12.16
| إصدار Intel Quartus Prime | وصف | تأثير |
| 19.4 | تغيير سلوك rx_am_lock: • في الإصدارات السابقة من 25G Ethernet Intel FPGA IP، تتصرف إشارة rx_am_lock بنفس طريقة rx_block_lock عبر جميع المتغيرات. • في هذا الإصدار، بالنسبة للمتغيرات التي تم تمكين RSFEC لعنوان IP فيها، يؤكد rx_am_lock الآن عند تحقيق قفل المحاذاة. بالنسبة للمتغيرات التي لا تدعم RSFEC، لا يزال rx_am_lock يتصرف بنفس سلوك rx_block_lock. |
تتصرف إشارة الواجهة ، rx_am_lock ، بشكل مختلف عن الإصدارات السابقة للمتغيرات التي تدعم RSFEC. |
| تم تحديث RX MAC Start of Packet: • في الإصدارات السابقة، يتحقق RX MAC فقط من حرف START لتحديد بداية الحزمة. • في هذا الإصدار، يقوم RX MAC الآن بالتحقق من الحزم الواردة بحثًا عن محدد بداية الإطار (SFD)، بالإضافة إلى حرف START افتراضيًا. • إذا تم تمكين وضع تمرير التمهيد، فإن MAC يتحقق فقط من حرف START للسماح بتمهيد مخصص. |
— | |
| تمت إضافة سجل جديد لتمكين التحقق من الديباجة: • في سجلات RX MAC، يمكن كتابة السجل عند الإزاحة 0x50A [4] إلى 1 لتمكين فحص التمهيد. يعتبر هذا السجل بمثابة "لا يهمني" عندما يتم تمكين تمرير الديباجة. |
— |
2.3. 25G إيثرنت إنتل FPGA IP v19.3.0
الجدول 4. v19.3.0 2019.09.30
| إصدار Intel Quartus Prime | وصف | تأثير |
| 19.3 | بالنسبة لمتغير MAC+PCS+PMA، يتم الآن إنشاء اسم وحدة غلاف جهاز الإرسال والاستقبال ديناميكيًا. يؤدي هذا إلى منع تصادم الوحدة غير المرغوب فيه في حالة استخدام مثيلات متعددة لعنوان IP في النظام. | — |
2.4. 25G إيثرنت إنتل FPGA IP v19.2.0
الجدول 5. v19.2.0 2019.07.01
| إصدار Intel Quartus Prime | وصف | تأثير |
| 19.2 | مثال على التصميمampلو لـ 25G Ethernet Intel FPGA IP: • تم تحديث خيار مجموعة أدوات التطوير المستهدفة لأجهزة Intel Stratix® 10 من Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit إلى Intel Stratix 10 10 GX Signal Integrity L-Tile (الإنتاج) مجموعة التطوير. |
— |
2.5. 25G إيثرنت إنتل FPGA IP v19.1
الجدول 6. الإصدار 19.1 أبريل 2019
| وصف | تأثير |
| تمت إضافة ميزة جديدة - الوضع التكيفي لتكيف RX PMA: • تمت إضافة معلمة جديدة — تمكين تشغيل التكيف التلقائي لوضع RX PMA CTLE/DFE. |
هذه التغييرات اختيارية. إذا لم تقم بترقية IP core الخاص بك ، فإنه لا يحتوي على هذه الميزة الجديدة. |
| تمت إعادة تسمية معلمة Enable Altera Debug Master Endpoint (ADME) إلى Enable Native PHY Debug Master Endpoint (NPDME) وفقًا لإعادة تسمية العلامة التجارية Intel في برنامج Intel Quartus Prime Pro Edition. لا يزال برنامج Intel Quartus Prime Standard Edition يستخدم Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G إيثرنت إنتل FPGA IP v18.1
الجدول 7. الإصدار 18.1، سبتمبر 2018
| وصف | تأثير |
| تمت إضافة ميزة جديدة—سلطة النقد الفلسطينية الاختيارية: • تمت إضافة معلمة جديدة — المتغيرات الأساسية. |
هذه التغييرات اختيارية. إذا لم تقم بترقية IP core الخاص بك ، فإنه لا يحتوي على هذه الميزات الجديدة. |
| • تمت إضافة إشارة جديدة لواجهة بروتوكول الوقت الدقيق 1588—latency_sclk. | |
| مثال على التصميمampلو لـ 25G Ethernet Intel FPGA IP: تمت إعادة تسمية خيار مجموعة التطوير المستهدفة لأجهزة Intel Stratix 10 من مجموعة تطوير Stratix 10 GX FPGA إلى مجموعة تطوير Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
معلومات ذات صلة
- 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم
- 25G إيثرنت Intel Stratix 10 FPGA IP Design Example دليل المستخدم
- أخطاء في 25G Ethernet IP الأساسية في قاعدة المعرفة
2.7. 25G إيثرنت إنتل FPGA IP v18.0
الجدول 8. الإصدار 18.0 مايو 2018
| وصف | تأثير |
| الإصدار الأولي لأجهزة Intel Stratix 10. | — |
2.8. أرشيف دليل مستخدم إيثرنت 25G Intel Stratix 10 FPGA IP
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.
إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.
| إصدار Intel Quartus Prime | نسخة IP الأساسية | دليل المستخدم |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP دليل المستخدم |
2.9 25G Ethernet Intel Stratix 10 FPGA IP Design Example أرشيف دليل المستخدم
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.
إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.
| إصدار Intel Quartus Prime | نسخة IP الأساسية | دليل المستخدم |
| 19.1 | 19.1 | 25G إيثرنت Intel Stratix 10 FPGA IP Design Example دليل المستخدم |
| 18.1 | 18.1 | 25G إيثرنت Intel Stratix 10 FPGA IP Design Example دليل المستخدم |
| 18.0 | 18.0 | 25G إيثرنت Intel Stratix 10 FPGA IP Design Example دليل المستخدم |
ملاحظات الإصدار 25G Ethernet Intel FPGA IP (أجهزة Intel Arria 10)
إذا لم تكن مذكرة الإصدار متاحة لإصدار IP معين ، فلن يكون لعنوان IP أي تغييرات في هذا الإصدار. للحصول على معلومات حول إصدارات تحديث IP حتى الإصدار 18.1 ، راجع ملاحظات إصدار تحديث Intel Quartus Prime Design Suite.
تتوافق إصدارات Intel FPGA IP مع إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. بدءًا من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite ، يحتوي Intel FPGA IP على نظام إصدار جديد.
يمكن أن يتغير رقم إصدار Intel FPGA IP (XYZ) مع كل إصدار لبرنامج Intel Quartus Prime. تغيير في:
- يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime ، فيجب عليك إعادة إنشاء عنوان IP.
- يشير Y إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
- يشير Z إلى أن IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.
معلومات ذات صلة
- ملاحظات إصدار تحديث Intel Quartus Prime Design Suite
- دليل مستخدم Intel Arria® 25 FPGA IP لشبكة إيثرنت 10 جيجا
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example دليل المستخدم
- أخطاء في 25G Ethernet Intel FPGA IP في قاعدة المعرفة
3.1. 25G إيثرنت إنتل FPGA IP v19.4.1
الجدول 9. v19.4.1 2020.12.14
| إنتل كوارتس النسخة الأولية | وصف | تأثير |
| 20.4 | تحديث التحقق من الطول على إطارات VLAN: • في الإصدارات السابقة من 25G Ethernet Intel FPGA IP، تم التأكيد على وجود خطأ كبير في الإطار عند استيفاء الشروط التالية: 1. شبكة محلية ظاهرية (VLAN) أ. تم تمكين اكتشاف VLAN. ب. يقوم IP بإرسال / استقبال إطارات بطول يصل إلى أقصى طول لإطار TX / RX بالإضافة إلى 1 إلى 4 ثماني بتات. 2. شبكة SVLAN أ. تم تمكين اكتشاف SVLAN. ب. يقوم IP بإرسال / استقبال إطارات بطول يصل إلى أقصى طول لإطار TX / RX بالإضافة إلى 1 إلى 8 ثماني بتات. • في هذا الإصدار، يتم تحديث IP لتصحيح هذا السلوك. |
— |
| تم تحديث وصول واجهة Avalon المعينة للذاكرة إلى واجهة Status_* لمنع انتهاء مهلة Avalon المعينة للذاكرة أثناء عمليات القراءة لعناوين غير موجودة: • يتم تحديث عنوان IP لإلغاء تأكيد طلب الانتظار عند الوصول إلى عنوان غير موجود على واجهة Status_*. |
3.2. 25G إيثرنت إنتل FPGA IP v19.4.0
الجدول 10. v19.4.0 2019.12.16
| إصدار Intel Quartus Prime | وصف | تأثير |
| 19.4 | تغيير سلوك rx_am_lock: • في الإصدارات السابقة من 25G Ethernet Intel FPGA IP، تتصرف إشارة rx_am_lock بنفس طريقة rx_block_lock عبر جميع المتغيرات. • في هذا الإصدار، بالنسبة للمتغيرات التي تم تمكين RSFEC لعنوان IP فيها، يؤكد rx_am_lock الآن عند تحقيق قفل المحاذاة. بالنسبة للمتغيرات التي لا تدعم RSFEC، لا يزال rx_am_lock يتصرف بنفس سلوك rx_block_lock. |
تتصرف إشارة الواجهة ، rx_am_lock ، بشكل مختلف عن الإصدارات السابقة للمتغيرات التي تدعم RSFEC. |
| تم تحديث RX MAC Start of Packet: • في الإصدارات السابقة، يتحقق RX MAC فقط من حرف START لتحديد بداية الحزمة. • في هذا الإصدار، يقوم RX MAC الآن بالتحقق من الحزم الواردة بحثًا عن محدد بداية الإطار (SFD)، بالإضافة إلى حرف START افتراضيًا. • إذا تم تمكين وضع تمرير التمهيد، فإن MAC يتحقق فقط من حرف START للسماح بتمهيد مخصص. |
— | |
| تمت إضافة سجل جديد لتمكين التحقق من الديباجة: • في سجلات RX MAC، يمكن كتابة السجل عند الإزاحة 0x50A [4] إلى 1 لتمكين فحص التمهيد. يعتبر هذا السجل بمثابة "لا يهمني" عندما يتم تمكين تمرير الديباجة. |
— |
3.3. 25G إيثرنت إنتل FPGA IP v19.1
الجدول 11. الإصدار 19.1 أبريل 2019
| وصف | تأثير |
| تمت إعادة تسمية معلمة Enable Altera Debug Master Endpoint (ADME) إلى Enable Native PHY Debug Master Endpoint (NPDME) وفقًا لإعادة تسمية العلامة التجارية Intel في برنامج Intel Quartus Prime Pro Edition. لا يزال برنامج Intel Quartus Prime Standard Edition يستخدم Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G إيثرنت IP Core v17.0
الجدول 12. الإصدار 17.0 مايو 2017
| وصف | تأثير |
| تمت إضافة ميزة الظل لقراءة سجلات الإحصائيات. • في سجلات إحصائيات TX، تم استبدال سجل CLEAR_TX_STATS عند الإزاحة 0x845 بسجل CNTR_TX_CONFIG الجديد. يضيف السجل الجديد طلب ظل وبت واضح لخطأ التكافؤ إلى البت الذي يقوم بمسح كافة سجلات إحصائيات TX. تمت إضافة سجل CNTR_RX_STATUS جديد عند الإزاحة 0x846، والذي يتضمن بت خطأ التماثل وبت الحالة لطلب الظل. • في سجلات إحصائيات RX، تم استبدال سجل CLEAR_RX_STATS عند الإزاحة 0x945 بسجل CNTR_RX_CONFIG الجديد. يضيف السجل الجديد طلب ظل وبت واضح لخطأ التكافؤ إلى البت يقوم بمسح جميع سجلات إحصائيات TX. تمت إضافة سجل CNTR_TX_STATUS جديد عند الإزاحة 0x946، والذي يتضمن بت خطأ التكافؤ وبت الحالة لطلب الظل. |
تدعم الميزة الجديدة الموثوقية المحسنة في قراءات عداد الإحصائيات. لقراءة عداد إحصائيات ، قم أولاً بتعيين بت طلب الظل لهذه المجموعة من السجلات (RX أو TX) ، ثم اقرأ من لقطة من السجل. تتوقف قيم القراءة عن الزيادة عندما تكون ميزة الظل سارية المفعول ، لكن العدادات الأساسية تستمر في الزيادة. بعد إعادة تعيين الطلب ، تستأنف العدادات قيمها المتراكمة. بالإضافة إلى ذلك ، تتضمن حقول التسجيل الجديدة حالة خطأ التكافؤ وبتات واضحة. |
| تم تعديل تنسيق علامة محاذاة RS-FEC ليتوافق مع البند 108 الذي تم الانتهاء منه الآن من IEEE 802.3by تخصيص. في السابق، كانت ميزة RS-FEC متوافقة مع جدول 25G/50G Consortium 3، قبل IEEE وضع اللمسات النهائية على المواصفات. |
يقوم RX RS-FEC الآن باكتشاف كل من علامات المحاذاة القديمة والجديدة وتأمينها ، لكن TX RS-FEC يولد فقط تنسيق علامة المحاذاة IEEE الجديد. |
معلومات ذات صلة
- دليل المستخدم الأساسي لـ 25G Ethernet IP
- أخطاء في 25G Ethernet IP الأساسية في قاعدة المعرفة
3.5. 25G إيثرنت IP Core v16.1
الجدول 13. الإصدار 16.1 أكتوبر 2016
| وصف | تأثير |
| الإصدار الأولي في مكتبة Intel FPGA IP. | — |
معلومات ذات صلة
- دليل المستخدم الأساسي لـ 25G Ethernet IP
- أخطاء في 25G Ethernet IP الأساسية في قاعدة المعرفة
3.6 أرشيف دليل مستخدم إيثرنت 25G Ethernet Intel Arria® 10 FPGA IP
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.
إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.
| إصدار Intel Quartus Prime | إصدار IP | دليل المستخدم |
| 20.3 | 19.4.0 | دليل مستخدم Intel Arria® 25 FPGA IP لشبكة إيثرنت 10 جيجا |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP دليل المستخدم |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP دليل المستخدم |
3.7 25G إيثرنت Intel Arria 10 FPGA IP Design Exampلو المستخدم أرشيف الدليل
إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.
إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.
| إصدار Intel Quartus Prime | نسخة IP الأساسية | دليل المستخدم |
| 16.1 | 16.1 | تصميم إيثرنت 25G على سبيل المثالample دليل المستخدم |
ملاحظات إصدار 25G Ethernet Intel® FPGA IP
نسخة على الانترنت
إرسال التعليقات
المعرف: 683067
الإصدار: 2022.09.26
المستندات / الموارد
 |
إنتل 25G إيثرنت إنتل FPGA IP [بي دي اف] دليل المستخدم 25G Ethernet Intel FPGA IP و Ethernet Intel FPGA IP و Intel FPGA IP و FPGA IP و IP |